设计摘要

在许多嵌入式系统中，为了实现良好的人机界面，这就对系统的MCU和显示设备提出了更高的要求。若能用低速的MCU实现和PC机类似的显示效果，将会大幅度提高产品的附加值。目前，带有VGA接口和类VGA的显示设备随处可见，若能以此类设备作为各种嵌入式系统的显示器，也可提高各种嵌入式设备人机界面的通用性。本项目采用FPGA器件和带有VGA接口的显示器，实现适用于各种嵌入式系统的显示接口，使得低速的MCU不需要增加过多开销即可采用VGA接口设备作为显示器。

硬件结构图

系统硬件结构图如图1所示：

图1系统硬件结构图

三、软件介绍

系统软件分为两个部分：MCU软件模块和FPGA软件模块。MCU软件模块主要负责将要显示数据传送给FPGA，主要实现的功能是在VGA显示器上打点（在指定的行坐标、列坐标出以某一指定的颜色显示一个点），在此功能的基础之上实现划线、矩形填充、显示图片的功能。FPGA模块主要负责接收MCU模块发送的数据，并将接收到的数据通过内部的写FIFO单元存入外接的SDRAM存储器中，然后再通过内部的读FIFO单元从SDRAM中将数据取出送到VGA数模转换模块，同时FPGA模块还要提供VGA显示所需要的HS、VS、SYNC等扫描信号。

1、FPGA软件模块介绍

FPGA模块的软件主要有以下几部分组成。

FPGA顶层模块：

FPGA顶层模块主要定义了FPGA与外围的MCU、SDRAM、VGA数模转换的接口。各引脚的具体定义如表１和图1所示。

表１

图1FPGA软件顶层模块

SDRAM读、写控制模块

SDRAM读、写控制模块主要实现FPGA对SDRAM存储器的读写控制，该模块主要完成SDRAM的上电初始化以及定时刷新、读写控制等状态的变迁。该模块各引脚的具体定义如表2和图2所示。

表２

图2 SDRAM顶层模块

读、写FIFO模块

读、写FIFO模块采用系统的IP核实现，FIFO的容量为1K字单元（16位）。Wrf FIFO单元在wrreq为1时将MCU的数据存入wrf

FIFO，数据存入后，立即被写入SDRAM中。Rdf FIFO单元在rdreq为1时将数据从SDRAM中取出送给VGA控制模块。

图３写ＦＩＦＯ模块

图４读ＦＩＦＯ模块

PLL单元

PLL单元主要负责管理系统所需的各种时钟信号，其中主要有：inclk0为系统输入时钟（50MHZ）。c1、c2为SDRAM提供100MHZ的读、写时钟。c0、c3分别是为采样MCU数据和VGA时序扫描所提供的40MHZ时钟。

图５ＰＬＬ模块

VGA控制模块

VGA控制模块主要负责将从MCU接收到的数据送给wrf FIFO中，然后从rdf FIFO中取出要显示的数据，并产生VGA所需的行扫描、列扫描信号、同步信号、时钟信号，一并送给外围的VGA数模转换电路。该模块的各引脚的具体定义如表3和图6所示。

表３

图６ＶＧＡ模块

2、系统的RTL图