频率源是所有电子系统（雷达、通讯、测控、导航等）的基本信号来源，其主要包括固定频率源和合成频率源两类。其中合成频率源又称频率合成（综合）器，按其构成方式可分为直接式和间接式。采用锁相环（PLL）技术的间接频率合成器目前应用最为广泛。直接模拟频率合成器（DAS）采用倍频器、分频器、混频器及微波开关来实现频率合成，具有最优的近端相位噪声和高速捷变频特性，但结构复杂、成本昂贵的特点限制其只能应用于雷达等高端领域。直接数字合成器（DDS）目前也得到了广泛应用，但高性能DDS产品的输出频率还有待提高，在微波领域其往往与锁相技术结合以混合方式实现微波频率合成。锁相技术与直接式倍频器或DDS相结合的混合式频率合成器在提高系统性能的同时降低了DAS合成方式的成本，已逐渐取代部分DAS合成频率源应用在高性能频率源领域。

2主要功能、技术指标和方案分析 2.1主要功能及技术指标

根据技术要求，该频综器的输出信号包括一本振、主振等五路输出信号；二本振、主振信号分别为L波段、X波段的宽带捷变频输出，一本振信号为X波段的固定频率输出，另一路为15MHz固定频率TTL电平输出，并具有主振输出预调制、BPSK等功能，所有输出频率共用一个恒温晶体振荡器作为参考源，以确保各路输出频率相参。主振信号的主要技术指标如下：

输出频率：X波段(带宽大于200MHz)

频率间隔：15MHz

输出功率：10dBm±1dB

跳频时间：≤50μs

杂波抑制：≤-70dBc

相噪（dBc/Hz）：-95@1kHz-100@10kHz

-100@10kHz-125@1MHz

2.2方案分析

由于系统对频综器的相位噪声指标要求比较高，所以针对固定输出或内部使用的频率点，我们采用DAS技术，通过分频、倍频、混频、滤波、放大等方式，得到所需要的输出频率。针对捷变频输出，因为相位噪声指标要求比较高，输出频率点较多，达12个频率点，而跳频时间要求≤50μs，所以采用单环PLL技术，先得到二本振(LO2)信号，再从二本振耦合一路输出与微波基准（PDRO）混频，将输出频率搬移到高频频段上，即可得到主振信号，这样做可保持相噪最佳，以保证二本振和主振信号的相位噪声和跳频时间指标。通过设计小体积的滤波器、微封装的放大器、开关等，合理地选择频率，配置功率电平，可充分发挥DAS低相噪和PLL捷变频的优点，并且能够满足杂波抑制等技术指标的要求。

（a）模块划分

（b）总体框图

图1X波段频率综合器组成框图

通过以上分析，我们将频综器分成两个模块，其组成框图如图1所示。中频源模块通过分频、倍频、锁相、滤波、放大等相应处理，产生100MHz、240MHz、300MHz和LO2信号；微波源模块主要是利用中频源模块产生的100MHz、240MHz、300MHz和LO2信号，通过混频、锁相、滤波、放大等相应处理，得到主振(FT)等信号。

（1）相位噪声特性分析

对于恒温晶振，考虑到各路信号的频率稳定度、相位噪声要求以及15MHz输出精度为±100Hz，我们选用的恒温晶振的相位噪声为￡（1kHz）=-150dBc/Hz，设定频率精度为±0.5ppm，温度稳定度为±0.5ppm，可以满足要求。

由于分频器存在基底相噪，为-140dBc／Hz@lkHz，考虑到12倍频对相噪的恶化，5、16分频对相噪的改善，则-150+20lg12-20lg（5×16）优于分频器的基底相噪，则15MHz信号的相噪应为￡（1kHz）=-140dBc/Hz左右，240MHz的相噪优于-130dBc／Hz@lkHz是容易保证的。同理，在300MHz合成源中，对晶振信号的倍频次数为3，则300MHz信号的相噪优于-150+20lg3=-140dBc/Hz@lkHz。

因15MHz的相位噪声为￡（1kHz）=-140dBc/Hz，而PLL中鉴相器ADF4106的相噪基底约为-146dBc/Hz@1kHz，PLL的分频比为N<80，所以LO2的相噪优于￡（1kHz）=-140+20lg80=-102dBc/Hz。

因240MHz的相位噪声优于-130dBc/Hz@1kHz，且PDRO对晶振信号的倍频次数<100，则它的相噪至少可达到-150+（20lg100+3）=-107dBc/Hz@1kHz，经过一级混频后，考虑到混频环节对相位噪声的影响，则LO1的相位噪声优于￡（1KHz）=-107+3=-104dBc/Hz，可以满足技术指标的要求。

同样地，经过两级混频后，考虑到混频环节对相位噪声的影响，则主振信号的相位噪声优于￡（1KHz）=-102+3=-99dBc/Hz，可以满足技术指标的要求。

（2）杂散特性分析

实践证明，2:l的阻带/通带比是一个合理而实际的下限值。在这一原则指导下，我们可以根据中心频率f0附近杂散分布情况，合理选择带通滤波器的带宽和抑制指标。

240、300、1200MHz带通滤波器选用LC滤波器，其特性为在通带内插损较小（约3dB），而对于带外抑制应有70dB以上；低通滤波器也采用LC滤波器，其特性为在通带内插损较小（约1dB），而对二次谐波的抑制应达到40dB，这样15MHz和240MHz等信号的谐波、杂波抑制均可达到要求。

在锁相环内，由于环路自身的窄带跟踪滤波特性，可以使杂散减小至要求的范围内。实践证明，通过环路滤波器的优化设计以及采用良好的屏蔽措施，可使二本振的杂波抑制有很大的改善，可以达到-75dBc。

对一本振和主振合成源来讲，最关键的问题是要采取良好的隔离和滤波措施。通过提高功分器的隔离度，以及腔体分隔、减少共用部分，在很大程度上避免混频器LO端口的信号反串，使一本振和主振信号的隔离度达到要求；在三个混频器后面的滤波环节中，为抑制杂散，关键是滤波器的设计：我们采用了三个腔体微波滤波器，可以在保证220MHz通带内（对点频为窄带）插损较小（约2dB）的前提下，有效地滤除本振泄漏以及三阶交调等杂散分量，使一本振和主振信号的杂波抑制能满足要求。

（3）其它性能分析

对于0－π调相器，考虑到主振信号的BPSK调制精度为±3º，我们选用的调制器的插损≤3.2dB，幅度不平衡≤0.2dB，相位不平衡≤±2º，可以满足要求。

由于SPST1和BPSK的驱动电路延迟以及各自的响应时间不可能做到完全一致，它们的调幅码和调相码的时序需要通过主机进行适当的同步（响应快的要延迟一点）。

3电路设计 3.1PLL输出频段的选择（混频比设计）

在频综器的设计中，混频器的设计非常重要，一般应选择高隔离度高三阶交调的混频器。在选择好的混频器的基础上，混频比的设计变得更为重要，因为混频器会产生大量的交互调产物[1]。所以正确选择工作频率使交互调频率远离有用频率，以便滤波器较容易的滤除交互调频率，减小杂散输出。考虑到滤波器的性能的限制，我们选定LO2工作于L波段，使混频比为fLO2/fPDRO=0.1，同时适当减小输入幅度，可以降低高阶交调产生的杂散。

3.2环路滤波器的设计

这里，选用较高的鉴相频率，可以加强锁相环抑制参考边带的能力。同时，较高的鉴相频率可以允许宽的环路带宽，从而加快频率捷变时间，保证跳频时间指标要求。

我们使用ADIsimPLLVer3.0来计算环路参数，如取fVCO＝900～1200MHz，KV＝30MHz/V，fn＝200kHz，相位裕量为45°，可算得图2中的环路参数：

图2PLL环路滤波器

在调试过程中，我们发现运放的噪声电压、噪声电流、转换速率、偏置电压/电流等参数对环路的相噪以及跳频时间影响特别大，所以必须采用优质的运放和电源。