在当今飞速发展的电子设计领域，高速化和小型化已经成为设计的必然趋势。与此同时，信号频率的提高、电路板的尺寸变小、布线密度加大、板层数增多而导致的层间厚度减小等因素，则会引起各种信号完整性问题。因此，在进行高速板级设计的时候就必须考虑到信号完整性问题，掌握信号完整性理论，进而指导和验证高速PCB的设计。在所有的信号完整性问题中，串扰现象是非常普遍的。串扰可能出现在芯片内部，也可能出现在电路板、连接器、芯片封装以及线缆上。本文将剖析在高速PCB板设计中信号串扰的产生原因，以及抑制和改善的方法。

串扰的产生

串扰是指信号在传输通道上传输时，因电磁耦合而对相邻传输线产生的影响。过大的串扰可能引起电路的误触发，导致系统无法正常工作。

如图1所示，变化的信号(如阶跃信号)沿传输线由A到B传播，传输线C到D上会产生耦合信号。当变化的信号恢复到稳定的直流电平时，耦合信号也就不存在了。因此串扰仅发生在信号跳变的过程当中，并且信号变化得越快，产生的串扰也就越大。串扰可以分为容性耦合串扰(由于干扰源的电压变化，在被干扰对象上引起感应电流从而导致电磁干扰)和感性耦合串扰(由于干扰源的电流变化，在被干扰对象上引起感应电压从而导致电磁干扰)。其中，由耦合电容产生的串扰信号在受害网络上可以分成前向串扰和反向串扰Sc，这两个信号极性相同；由耦合电感产生的串扰信号也分成前向串扰和反向串扰Sl，这两个信号极性相反。

互容和互感都与串扰有关，但需要区别考虑。当返回路径是很宽的均匀平面时，如电路板上的大多数耦合传输线，容性耦合电流和感性耦合电流量大致相同。这时要精确地预测二者的串扰量。如果并行信号的介质是固定的，即带状线的情况，那么，耦合电感和电容引起的前向串扰大致相等，相互抵消，因此只要考虑反向串扰即可。如果并行信号的介质不是固定的，即微带线的情况，耦合电感引起的前向串扰随着并行长度的增大要大于耦合电容引起的前向串扰，因此内层并行信号的串扰要比表层并行信号的串扰小。

串扰的分析与抑制

高速PCB设计的整个过程包括了电路设计、芯片选择、原理图设计、PCB布局布线等步骤，设计时需要在不同的步骤里发现串扰并采取办法来抑制它，以达到减小干扰的目的。

串扰的计算

串扰的计算是非常困难的，影响串扰信号幅度有3个主要因素：走线间的耦合程度、走线的间距和走线的端接。

在前向和返回路径上沿微带线走线的电流分布如图2所示。在走线和平面间(或走线和走线之间)的电流分布是共阻抗的，这将导致因电流扩散而产生的互耦，峰值电流密度位于走线的中心正下方并从走线的两边向地面快速衰减。

当走线与平面间的距离间隔很远时，前向和返同路径间的环路面积增加，使得与环路面积成比例的电路电感增加。下式描述了使前向和返回电流路径构成的整个环路电感最小化的最优电流分布。它所描述的电流也使存储在信号走线周围磁场内的总能量最小。

式中i(d)是信号电流密度，I0是总体电流，H是走线距地层的高度，D是距走线中心线的距离。

各种串扰结构的示意图如图3所示，因为位置的不同所以结果也有所不同。

图3a所示为同层传输线之间的情况，

串扰表示为被测噪声电压与驱动信号的比。常数K依赖于电流上升时间及干扰走线的长度，这个值总是小于1，在大多数情况下，近似取1。加大并行信号之间的间距或者减小信号与平面层之间的距离都有助于减小同层信号之间的串扰。

对于距离介质高度不同的微带线，如图3b所示，

对于处于不同层的带状线，如图3c所示，使用对两个参考层高度的并联来决定,

然后再用上面的公式计算得到。

由以上各式可看出，避免或最小化平行线间串扰的最好方法是最大化走线间隔或使走线更接近参考层。长时钟信号和高速并行总线信号的布线应该遵循这一规则。

UltraCAD Design开发了一些免费的计算器软件供设计人员使用，其中一个就是串扰计算器软件。它包括了以上几种串扰结构的计算，可用于估计邻近走线间的串扰系数，且简单方便。由于影响串扰的因素很多，所以软件不可能给出十分精确的结果，而是在最坏情况下的大概值，因此设计中还应参考以前的电路板设计对结果进行校准。

串扰的分析

使用EDA工具对PCB板的串扰进行仿真，可以在PCB实现中迅速地发现、定位和解决串扰问题。本文以Mentor公司的仿真软件HyperLynx为例对串扰进行分析。

高速设计中的仿真包括布线前的原理图仿真和布线后的：PCB仿真，对应地，HyperLynx中有LineSim和BoardSim。LineSim主要针对布局布线前仿真，它可将仿真得到的约束条件作为实际的布线约束，较早地预测和消除串扰问题，从而有效地约束布局和变化叠层，并在电路板布局之前优化时钟、关键信号拓扑和终端负载。BoardSim则是针对布局布线后仿真，它可以精确地预测未知的PCB导线之间的耦合影响，将仿真结果显示在一个示波器中，并显示所有串扰波形的详细细节。其目的是为了预测和发现实际成品的串扰问题，从而节约设计者的时间，避免反复设计制造原理样机。

对布局布线前仿真而言，LineSim需要首先建立一个基本的耦合模型，对不同电路环境设置不同的约束条件，主要包括导线间距、最大平行长度、最大驱动IC的转换速度、介质的厚度、叠层结构等。这些约束可以让设计者在设计早期了解可能产生问题的地方，从而进行有效地计划，减少布局布线前可能出现的串扰，并找到最精确的约束条件，作为下一步布局布线的约束。在驱动芯片的选择方面可以引入IBIS(Input/Output Buffer Information Specification)模型，它一般由芯片厂家提供。

在运用BoardSim对布线进行串扰分析时，可以有以下3种方式：交互式的串扰仿真、快速批处理方式和详细批处理方式。其中，交互式串扰仿真可以直观地通过数字示波器观察干扰情况。这里提出了几何门限和电气门限的概念。几何门限会规定一定的区域，凡是进入此区域、具有一定长度的网络都被认为是攻击网络；电气门限会规定一个干扰量，凡是对本网络造成超过这一量值的干扰网络都被认为是攻击网络。采用几何门限需要设计者对串扰有一定的了解，知道在多远的距离、在哪一层会产生多大的串扰。因此通常推荐使用电气门限，它能更加准确，分析速度更快。

这里以TD-SCDMA终端基带电路中的ADC和DAC芯片MAX19700为例，说明对其时钟线的串扰抑制。

首先要用一个简单模型来代表时钟电路，由LineSim建立模型如图4。

该基本模型有两个网络：驱动器A0(驱动线路为时钟信号线，其工作频率为5.12MSPS)，通过传输线连接到1MΩ的电阻C0上；接收模式的驱动器A1，通过传输线连接在720KΩ的电阻C1上。每一条被耦合的传输线的特征阻抗都是68.8Ω，耦合长度是9in。HyperLynx计算出每条线上的延时大约是1.581ns。模型分为8层，设定两个信号线都为内层线(及微带线)且为同层。在PCB布局布线约束条件中，线宽为5mil，线间距为5mil，相对介电系数设置为4.3。图中分别在A0、B1、C1处加上了示波器探头，可利用示波器观看波形，B1的10MΩ电阻也是为了加探头而设置的。仿真结果如图5所示。

从图5中可以看出串扰的幅度比较大，因此需要采取办法抑制串扰。图6的仿真波形是修改了简单模型的约束条件而得到的，主要修改了信号的结构，将两个网络分别放到了不同的层里，耦合长度也减短为3in，由图6。可知串扰得到了明显的抑制。将这一一约束条件直接带入下一步的布局布线中，可以抑制串扰，且不需再单独对这一网络进行BoardSim仿真，节省了时间。

串扰的抑制

不管是设计前的串扰计算，还是布局布线前的仿真，或是布局布线后的仿真，都是为了使PCB板能快速达到最小的干扰。因此需要在设计过程中运用以前的经验来解决现在的问题，以下就是有效避免布局布线中串扰的经验总结：

1)容性耦合和感性耦合产生的串扰随受干扰线路负载阻抗的增大而增大，所以减小负载可以减小耦合干扰的影响，

2)尽量增大可能发生容性耦合导线之间的距离，更有效的做法是在导线间用地线隔离；

3)在相邻的信号线间插入一根地线也可以有效减小容性串扰，这根地线需要每1/4波长就接入地层。

4)感性耦合较难抑制，要尽量降低回路数量，减小回路面积，不要让信号回路共用同一段导线。

5)避免信号共用环路。

在高速PCB设计的过程中，不仅需要对理论概念的详细理解，同样需要不断的积累经验，不断完善理论。同时，对相关辅助软件的熟练运用也可以缩短设计周期，从而提高竞争力，对设计的成功完成起到重要的作用。

结语

高速PCB板级、系统级设计是一个复杂的过程，包括信号串扰在内的信号完整性问题越来越不容忽视，因此需要设计者在设计的时候对信号完整性问题有全面的规划与考虑，在设计周期的各个阶段采用不同的方法来确保设计快速、精确地完成，从而节约时间、避免重复。