软件无线电的核心思想就是将宽带A/D尽可能地靠近射频天线以便将接收到的模拟信号尽可能早地数字化,尽量在统一的硬件平台上通过不同的软件来实现无线电台的各种功能。直接在射频端实现信号的数字化,现有的器件根本无法满足后续处理要求,特别是对于直接序列扩频数字接收机。

1 AD6620芯片

AD6620主要有如下特征：16位线性比特补码输入(另加3bit指数输入);单信道实数输入模式最大输入数据速率高达67MSPS,双信道实数输入模式与单信道复数输入模式最大输入数据速率高达33.5MSPS;具有可编程抽取FIR滤波器与增益控制,抽取率在2~16384之间可编程;输出具有并行、串行两种输出模式,并行模式为16比特补码输出。

AD6620的原理框图如图1所示。内部信号处理单元由四个串联单元组成,分别为：频率变换单元、二阶固定系数梳状滤波抽取滤波器(CIC2)单元、五阶固定系数梳状滤波抽取滤波器(CIC5)单元和一个系数可编程的RAM系数抽取滤波器(RCF)单元。

1.1 频率变换器

频率变换器的作用是实现数字下变频(DDC),频率变换器由两个16bit乘法器和32bit的数控振荡器(NCO)组成,数控振荡器产生的本振信号频率分辨率可达Fsamp/232,可产生(-Fsamp/2~+Fsamp/2)的本振信号。NCO利用数字频率合成器(DDS),由频率控制字寄存器、相位控制字寄存器、相位累加器和正弦查找表组成,可以灵活地控制本振信号的振荡频率和初始相位。

为了提高NCO的杂散性能,AD6620提供了相位抖动与幅度抖动选项。

1.2 CIC2抽取滤波器

CIC2滤波器是一个固定系数抽取滤波器,最高输入数据速率为67MHz。抽取率的取值范围为1~16的整数。当系统时钟fCLK是输入数据速率的两倍或更多倍时,可以通过设置屏蔽此工作模块,否则最小只能设置为2。

1.3 CIC5抽取滤波器

CIC5是一个5阶固定参数抽取滤波器,它的滤波特性曲线比CIC2的更为陡峭。CIC5抽取滤波器的抽取率可以取1~32范围的任何整数值。当抽取率为1时,CIC5被屏蔽。

1.4 RAM系数滤波器

RAM系数滤波器是AD6620中最后一个信号处理功能模块它是一个积和形式的、系数可编程的滤波器,简化框图如图2所示。

数据存储器I-RAM、Q-RAM存储了256个有CIC5滤波器输出的最新复数位采样值,数据位宽度为20Bit。在同一个时钟周期,I路和Q路可以使用相同的系数作为滤波器系数进行计算,也可以选用不同的系数进行计算。I、Q路累加器输出数据位宽为23bit。抽取率可以取1~256的整数值。

2 AD6620工作参数的配置

AD6620的初始化可以由外部控制单元通过AD6620的微处理器接口进行,完成工作模式、NCO参数、滤波器参数等的设置。外部控制单元还可以通过微处理器接口对AD6620内部寄存器进行动态的读写,实现对AD6620的动态实时控制。外部控制单元根据AD6620的输出结果,通过对AD6620进行动态的控制,完成输入输出信号幅度、NCO频率与相位的调整,实现载波同步以及自动增益控制。

AD6620的微处理器接口有两种模式:MODE0与MODE1,二者可以通过mode的管脚进行选择。在MODE0模式下对内部寄存器进行写操作工作时序如图3所示。

当一个写操作执行时,RDY在WR和CS变低后立即变低,直到写数据完成后的第一个时钟的上升沿再变高。在写完一个数据后,CS必须变高后,才能进行下一个数据的写操作。在MODE1模式下对内部寄存器进行写操作工作时序如图4所示。R/W和DS变低后开始执行一个写操作时,DTACK在数据已经被锁存后立即变低,直到DS信号变高后DTACK才变高,完成一个写操作。

初始化时如果外部控制单元选择的时钟比AD6620的主时钟低,则对时序的要求较低,外部控制单元与AD6620的主时钟并不要求同步。如外部控制单元选择的工作时钟比AD6620的主时钟高,则对时序的要求很高,必须注意二者的同步关系,或者外部控制单元进行操作时要插入一些等待周期。

3 具体应用分析

在某型号的通信与定位系统中,选用AD6620与FPGA构建了直扩数字化接收机的平台,其中频数字化处理单元的组成框图如图5。其中AD6620完成数字中频信号到零中频的搬移,FPGA完成伪码的捕获、跟踪以及信号的解调,FPGA的选择可根据具体需要选择Xilinx公司的Vertex-E系列芯片。同时FPGA要根据AD6620的输出结果对AD6620中数控振荡器NCO的载波频率控制字、相位控制字进行修改,实现载波同步。89C51控制单元完成AD6620 的初始化,同时还可以对AD6620动态实时地进行参数调整,实现自动增益的控制。

89C51控制单元的工作时钟比AD6620的工作时钟要低得多,初始化时对二者的时钟同步没有什么特殊要求。而FPGA内部的工作时钟要比AD6620的主时钟高得多,故在对AD6620中数控振荡器NCO的载波频率控制字、相位控制字进行修改时,系统在FPGA发出操作指令后需要插入若干等待周期,以保证二者之间正确的时序关系,实现FPGA对AD6620内部控制字的正确修改。

实验表明, 采用AD6620完成高速数字直扩接收机的数字下变频,可有效地降低设备的复杂性、缩短开发周期,提高设备的稳定性、可靠性和灵活性。基于AD6620与FPGA构成的中频数字化直扩接收机已初步完成了通用数字化接收机的功能,为最终实现软件无线电奠定了基础,具有广阔的应用前景。