图1中的闪存转换器可能是拓扑结构最为简单的转换器。

图1 3位闪存ADC

一款N位闪存转换器是由2N-1个转换器、2N个寄存器以及一个可将结果分类成二进制代码的逻辑网络组成的。在此结构中，Vref等于该转换器的满量程电压。

该电阻串的值是这样的：比较器1 (COMP1)反相输入端的电压为LSB的一半，而电阻阶跃的其他电压则与LSB相等。因此，COMP2的反相输入电压为LSB的1.5倍。

当Vin < ½ LSB时，所有输出均为LOW 当½ LSB < Vin < 1½ LSB时，COMP1等于HI 当1½ LSB < Vin < 2½ LSB时，COMP1和COMP2均等于HI

随着Vin振幅的增加，高输出比较器的输出数值也会增加。由二进制转换逻辑负责将本系列比较器输出变为单个二进制代码。

闪存转换器在速度方面颇具优势，其速度限制因素为比较器和逻辑网络的传输时间。其缺点主要体现在所需的高精电阻器(2N)和比较器(2N-1)的数量上，一款8位转换器需要255个比较器。

将管线转换器视为一个1位闪存转换器的串联电阻串，如图2所示。

图2简化的管线转换器架构

该管线转换器为一个时钟拓扑，其每一个动作都是根据时钟计时周期进行的。在第一个时钟上，采样与保持模块(S/H1)对应用信号Vin进行采集。该电压(V1)被施加到比较器B1上。如果V1< Vref，那么SW1A则处于关闭状态，V1被放大2倍，且由此得出的结果被施加到下一级；如果V1> Vref，那么SW1B则处于关闭状态，V1- Vref的值被放大2倍，且由此得出的结果被施加到下一级。

当SW1A处于关闭状态时，实现了对一个二进制零点的记录以实现最高有效位(MSB)。这是因为该施加电压小于满量程电压(Vfs/2)的一半。当SW1B处于关闭状态时，实现了对一个二进制零点的记录以实现MSB，因为该施加电压大于满量程电压(Vfs/2)的一半。在下一个时钟周期的第二个级上将重复这一个过程，以确定MSB -1的值

下列数字示例有助于对该动作进行阐明：

如果Vfs = 5.0V，则Vref = 2.5V。

Vin = 3.70V时，V1 = 3.70V。 由于V1 > Vref，所以SW1B处于关闭状态且MSB = 1 第一个放大器的输入电压为3.7 - 2.5 = 1.2V，且V2 = 2 × 1.2 = 2.4 V 由于V2 < Vref，所以SW2A处于关闭状态且MSB - 1 = 0

由于目前第一个级处于闲置状态，因此其将处理下一个模拟输入值。一个N位结果的完整转换需要N个时钟周期。然而，各结果之间的时间正好是一个时钟周期。模拟输入事件和数字输出结果显示之间的时滞将为N个时钟周期，该时滞被称为数据时延。