VHDL具有支持自顶向下(Top to Down)的设计特点，在顶层进行系统的结构设计，在方框图一级用VHDL对电路的行为进行描述，并仿真和纠错，然后在系统一级进行验证，最后用逻辑综合优化工具生成具体的门级逻辑电路网表，下载到具体的CPLD器件中去。本文利用VHDL语言和CPLD器件设计数字频率计，具有设计灵活，芯片体积小的特点。

1、数字频率计的基本设计原理

本文的数字频率计按照计算每秒内待测信号的脉冲个数的原理设计，其原理框图如图1所示。

图1 数字频率计原理框图

工作过程：脉冲发生器输入1Hz的标准信号，经过测频控制信号发生器2分频后产生一个脉宽为1秒的时钟信号，以此作为计数闸门信号。测量时，将被测信号通过信号整形电路，产生同频率的矩形波，输入计数器作为时钟。当计数闸门信号高电平有效时，计数器开始计数，并将计数结果送入锁存器中。设置锁存器的好处是显示的数据稳定，不会由于周期性的清零信号而不断闪烁。最后将锁存的数值译码并在数码管上显示。

2、VHDL的设计实现

2.1设计频率计的核心是设计一个测频控制信号发生器，产生测量频率的控制时序。这里控制信号clk取为1Hz，2分频后就是计数闸门信号testcn。当testen为高电平时开始计数，在testen的下降沿，要产生—个锁存信号lock(它是testen取反的值，上跳沿有效)；锁存数据后，还要在下次testcn上升沿到来之前产生清零信号clear(上跳沿有效)，为下次计数作准备，它滞后lock信号0.5秒：本文设计的频率计测量范围在10kHz以内，测频控制信号发生器各信号之间的时序关系见图2所示。

图2测频控制信号发生器的控制时序

2.2在VHDL的实现过程中，其顶层的逻辑图如图3所示，由一个测频控制信号发生器TESTCTL，4个有时钟功能的十进制计数器CNTIO，—个16位锁存器REGl6B组成。

图3 4位十进制数字频率计顶层逻辑图

在此给出顶层描述的VHDL程序，测频控制模块、计数模块、锁存模块等写：

利用MAX+plus II对VHDL的源设计进行编译、优化，能顺利通过软件仿真(限于篇幅，仿真波形图在此略过)。并下载到EDA实验平台上进行硬件验证。目标芯片选用Ahera公司生产的ACEX1K30。

3、结束语

和以往的设计相比，利用EDA技术设计的数字频率计，具有硬件电路简捷，集成度高。性能稳定的优点。这种设计方法效率高，风格灵活，体现了现代电子电路设计的先进思想。由于具备这些优点，EDA技术必将在新的世纪有着无限广阔的发展前景。