技术面：

首先就是自己的一个简单介绍，然后就问我懂不懂verilog，然后就开始了技术面了。

基本知识

1.verilog关键字考察

如buf，event，include，initial等等

lways andassign beginbufbufif0bufif1case

casex casez cmos deassign defaultdefparamdisableedge

else end endcase endmodule endfunction endprimitive endspecify endtable

endtaskevent for force forever fork functionhighz0

highz1 ififnoneinitial inoutinput integer

join large macrmodule medium module nand negedgenmos

nor notnotif0 notif1oroutput parameter pmos

posedge primitive pull0 pull1pullup pulldown rcmosreal

realtime reg release repeat rnmosrpmosrtran rtranif0

rtranif1 scalared small specify specparamstrong0 strong1 supply0

supply1 table task time trantranif0 tranif1tri tri0

tri1triand trior trireg vectored waitwand weak0

weak1 while wire worxnor xor

2.综合情况，可综合和不可综合

Delay，task，initial，always的列表中有两个时钟等

可以参考链接：

3.给了一段verilog，改错，关于case的项没有补全，产生锁存器的一个例子

4.基本电路，如二分频，四分频，五分频，边沿检测电路

发现面试官喜欢要求直接画电路图，而不是叫你用verilog来实现，平时也没怎么观察电路，这个是我面试收获比较大的地方吧，一定要关注自己的一个电路的实现，要有一个电路的概念，建立硬件设计的思想。向着最高境界靠拢吧“手中有代码，心中有电路，脑中有时序”

5.如何使用signaltap，（A和X公司的说一种就行）

6.testbench使用

7.reg，sram和dram速度比较

8.STA了解程度

9.IP核如RAM使用，RAM的IP核的一些对外接口（。。。好久没用了，根本不记得）

10.FPGA的内部结构，LUT之类的。

项目：

我在项目经历中写到了使用dsp+FPGA来实现一个运动控制系统。

FPGA与dsp通信这块着重的问题，这个就是表述清楚了就行。

技术面感觉不太好，自己也没做太多的准备，我就是把我知道的尽量告诉他，PS：第一次参加找工作的面试，也有点小紧张，不过给面试官的感觉就是我确实做过FPGA的开发，并且有志于IC前端，后面还和面试官聊起来了，他问我如果能进入华为的话怎么工作之类的，还有就是家在江西，以后准备在外面工作吗，我说在江西难找到对口的工作，以后肯定在外面工作的。反正整个下来有将近40min，但是感觉还是过的挺快的，也顺利的进入了综合面。

综合面：

首先，也是一个简单的自我介绍。

综合面就不会问太多的技术问题，主要是问我的毕业课题的一些东西，说为什么要这么做，说说这样做的优点，总之，把毕业课题的一些思想说了应该就没什么问题了，综合面的技术问题可以忽略了，但是也扯了蛮久的关于技术的问题。

综合面倒是问了很多生活的问题，比如，家里兄弟姐妹，家里父母压力大不大，为什么选择读研究生，然后综合面还是比较轻松的。

等了一个礼拜，终于等来了实习的offer，但导师不同意，哎，算了，准备校招吧，还把别人给挤掉了，可能无形之中还把人家想去的给弄下去了，罪过啊。