１ＸＣ９５７２ 器件介绍

ＸＣ９５７２是ＸＩＬＩＮＸ公司生产的一款高性能可编程逻辑器件。它内含４个３６Ｖ１８功能块，并具有１６００个可用系统门。其系统结构如图１所示。从结构上看，ＸＣ９５７２包含三种单元，即宏单元、可编程Ｉ／Ｏ单元和可编程内部连线。其主要特点如下：

●所有可编程管脚间的脚对脚延时均为５ｎｓ；

●系统的时钟速度可达到１２５ＭＨｚ；

●具有７２个宏单元和１６００个可用系统门；

●可编程次数为１００００次；

●可采用５Ｖ在线编程和擦除；

●拥有强大的管脚锁定能力；

●每个宏单元都具有可编程低功耗模式；

●未用的管脚有编程接地能力；

●提供有编程保密位，可对设计提供加密保护以防止非法读取；

●外部Ｉ／Ｏ引脚与３．３Ｖ和５Ｖ兼容。

２ＨＤＢ３的编解码及实现原理

ＨＤＢ３码（三阶高密度双极性码）是基带电信设备之间进行基带传输的主要码型之一。它的主要特点是易于提取时钟、不受直流特性影响、具有自检能力、连令串小于３个等。

Ｅ１信号是我国和欧洲国家电信传输网一次群使用的传输系统。Ｅ１信号由３２个６４ｋｂｐｓ的ＰＣＭ话路经过时分复用形成。ＣＣＩＴＴ建议Ｇ．７０３标准详细规定了ＨＤＢ３码用于Ｅ１信号的标准。

用ＸＣ９５７２实现Ｅ１信号的ＨＤＢ３编解码电路比较简单，而且无需可调整外围电路。本设计使用了ＰＣ４４封装形式的ＸＣ９５７２可编程逻辑器件共有３０个可编程ＩＯ引脚、６个电源引脚和４个ＪＴＡＧ引脚。整个设计使用了ＸＣ９５７２器件８０％的容量。图２所示是其实现电路图。

ＨＤＢ３码是ＡＭＩ（Ａｌｔｅｒｎａｔｅ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ）码的改进型。ＡＭＩ码是用交替极性的脉冲表示码元“１”，用无脉冲表示码元“０”。为了防止电路长时间出现无脉冲状态，ＨＤＢ３码的编码规则是：当没有４个或４个连续的“０”码时，就按ＡＭＩ码规则编码；当出现４个或４个连续的“０”码时，每４个连续“０”的第一个“０”的变化应视它前面相邻的“１”的情况而定，如果它的前一个“１”的极性与前一个破坏点的极性相反而本身就是破坏点，则４个连续的“０”的第一个仍保持“０”；如果它的前一个“１”的极性与前一个破坏点的极性相同而本身就是破坏点，则第一个“０”改为“１”。这一规则保证了相继破坏点具有交替的极性，因而不会引入直流成分。４个连续“０”的第２，３个总是“０”。４个连续的“０“的第４个改为“１”，而极性与它前一个“１”的极性相同（破坏点极性交替规则）。在接收端，如果相继接收到两个极性相同的“１”它的前面有３个连续的“０”则将后一个“１”改为“０”如果它的前面有２个连续的“０”，则将前后两个“１”改为“０”，这样就恢复了原来的数据信号。下面是一个ＨＤＢ３码的例子：

其中：Ｖ代表破坏点，＋Ｖ表示＋１，－Ｖ表示－１，＋Ｂ表示＋１，－Ｂ表示－１。

在根据上述原理实现ＨＤＢ３编解码的图２电路中，ＢＮＣ１插头送来的ＨＤＢ３信号经变压器Ｔ１、Ｕ４及外围器件组成的单双变换电路后将转换成两路单极性码并送给可编程逻辑电路ＸＣ９５７２Ｕ５的４３、４４脚，然后经过可编程逻辑电路内部解码后，从可编程逻辑电路ＸＣ９５７２Ｕ５的２４、２５脚输出数据和时钟。从Ｕ５的２６、２７引脚输入的数据和时钟经其内部编码后，将从其２和８脚输出，而后再经过Ｕ３以及外围器件和变压器Ｔ１组成的单双变换电路形成ＨＤＢ３码，并从ＢＮＣ２插头输出。

３ＦＯＵＮＤＡＴＩＯＮ ＩＳＥ ４．２Ｉ开发工具

ＦＯＵＮＤＡＴＩＯＮ ＩＳＥ ４．２Ｉ是开发ＸＩＬＩＮＸ公司可编程逻辑产品（包括ＣＰＬＤ和ＦＰＧＡ系列）的软件工具包。利用ＦＯＵＮＤＡＴＩＯＮ ＩＳＥ ４．２Ｉ提供的设计环境和设计工具，可以灵活高效地完成各种数字电路设计。在ＦＯＵＮＤＡＴＩＯＮ ＩＳＥ ４．２Ｉ的设计环境下，对ＣＰＬＤ和ＦＰＧＡ进行设计的过程如下：

（１） ＦＯＵＮＤＡＴＩＯＮ ＩＳＥ ４．２Ｉ的设计输入有图形输入和文本输入两种方式。此外，符号编辑器用于编辑用户的模块符号。在本系统中，笔者使用Ｖｅｒｉｌｏｇ ＨＤＬ语言作为文本输入方式。

（２） 设计实现是在ＦＰＧＡ或ＣＰＬＤ器件内物理地实现所需的逻辑。这个过程由ＦＯＵＮＤＡＴＩＯＮ ＩＳＥ ４．２Ｉ中的核心部分编译器完成。它可依据设计输入文件自动生成主要用于器件编程、波形仿真、延时分析等所需的数据文件。

（３） 设计仿真是由仿真器和时延分析器利用编译器产生的数据文件来自动完成逻辑功能仿真和延时特性仿真（时序仿真）的。通过仿真可以发现设计中的错误与不足，以便对设计进行修改和完善，使其最终达到设计要求。

（４） 仿真结果正确以后，即可进行器件编程。即通过编程器（Ｐｒｏｇｒａｍｍｅｒ）将设计文件下载到ＦＰＧＡ芯片中。以在实际芯片中进行实际信号的时序验证同时就芯片的实际运行性能进行系统测试。

４ＨＤＢ３的ＣＰＬＤ实现及仿真结果

用ＸＣ９５７２实现ＨＤＢ３编解码设计主要由编码、时钟提取和译码三部分组成。其中编码部分是根据ＨＤＢ３编码原理把二进制码的时钟和数据信号编码成两路单极性的ＨＤＢ３码输出。其编码原理框图如图３所示。

时钟提取是译码的关键部分，原理是３２．７６８ＭＨｚ时钟提取两路ＨＤＢ３单极性码的上升沿，并形成宽度２倍于３２．７６８ＭＨｚ时钟周期宽度的脉冲，然后用此脉冲复位３２．７６８ＭＨｚ时钟的１６Ｂｉｔ计数器，最后根据１６Ｂｉｔ计数器的结果产生２．０４８ＭＨｚ时钟。

译码部分比较简单。它根据ＨＤＢ３码的特点首先检测出极性破坏点，即找出４连零码中添加Ｖ码的位置（破坏点位置），其次去掉添加的Ｖ码，最后去掉４连零码中添加的Ｂ码以将其还原成单极性不归零码。译码原理框图如图４所示。

ＨＤＢ３编解码的ＣＰＬＤ设计可采用上面介绍的ＦＯＵＮＤＡＴＩＯＮ ＩＳＥ ４．２Ｉ 开发工具来实现。设计输入采用Ｖｅｒｉｌｏｇ ＨＤＬ语言完成。设计分为三个模块：时钟模块、编码模块、译码模块。限于篇幅，本文未给出时钟模块、编码模块及译码模块的源代码。有需要者，可和作者联系。

５结束语

本文介绍的用ＣＰＬＤ 实现ＨＤＢ３编解码电路具有电路简单、可靠、价格便宜等优点。将该电路用于１０ＭＨｚ以太网到Ｅ１信号相互转接通信设备中后，经过实际测试，其性能指标完全能够满足ＣＣＩＴＴ建议Ｇ．７０３标准。另外，通过修改时钟提取部分及更换晶体，该电路还可用于其它速率的ＨＤＢ３编解码。