1概述

精密时间延迟单元在信号处理、相控阵雷达和电子对抗等场合是一种很关键的部件，有时也用作电路的时序控制[1-4]。时间延迟技术分为数字时间延迟和模拟时间延迟。数字时间延迟最常见的是用计数器，通过控制计数器的模可以很方便地控制延时时长。这种方法的延时分辨率取决于计数频率，由于电路工艺的制约计数频率不能做得太高，同时延时精度还受时钟源抖动的影响。模拟时间延迟通常是让信号沿导体传播，通过控制导体的长短来控制时延。如果选择电信号或光信号，由于传播速度快，可以获得很高的延时精度，但电缆或光纤会比较长，延迟单元的体积较大。声表面波延迟线是另外一种选择，把电信号转变为表面声波信号，沿压电晶体表面传播获得时延。由于声波传播较慢，用较短的路径可以获得同样的时延，但声电转换增加了成本。这些方法要实现可编程控制只能借助于开关阵列，但体积、重量、抗干扰及信号的完整性等问题不易解决。纳秒和亚纳秒级高速相机需要可编程时间延迟来保证光源、目标、高压脉冲源和CCD相机之间精密的同步。本文提出了一种基于EPLD和ASIC的解决方案。总的延时时长可由EPLD编程控制，延时精度取决于采用模拟技术的ASIC。

2可编程数字模拟混合延时方案

图1数字模拟混合延时控制系统结构框图

图1为数字模拟混合延时控制系统结构框图。其核心是1块Altera公司的EPLD芯片EPM7256和3块Maxim公司的8位可编程模拟延迟器件DS102325。外围由单片机（AT89C51）、Flash（29C020）、键盘、LCD、锁存器（74LS373）组成。AT89C51主要实现EPLD和ASIC的参数设置以及系统的控制和显示功能。EPLD芯片利用计数器产生延迟，延时长度可通过计数器的模来控制，延迟步长为一个时钟周期，延时精度受时钟源和触发器电路抖动的影响。ASIC芯片完成模拟延迟，其延迟精度可达250 ps，延时时长最高可达63.75 ns。将二者结合可产生任何需要的延时时长和250 ps的延时精度。

如果选择计数器的频率为50 MHz（计数周期20 ns），该系统产生的延迟时间d可以通过m和n来任意控制，表示为：

其中，m为计数器的模，n为ASIC芯片的设置参数。

3数字延迟电路及仿真

图2为数字延迟电路。其中manual_start为输入脉冲，/reset为复位，clk为时钟，out1~out4为4路延时输出。上升沿采样电路对输入脉冲整形，然后通过控制电路对计数时钟开锁；延迟单元中的计数器开始计数，直到预先设置的计数周期计满，输出预定时延的脉冲。

图2数字延迟电路

图3为数字延迟电路仿真结果。3路输出对于输入脉冲分别产生50 μs、200 μs、500 μs的延时。

图3数字延迟电路仿真结果

4模拟延迟电路

数字延迟电路受限于电路的最高工作频率，一般TTL电路的工作频率不超过100 MHz。即使是最快的ECL电路，工作频率通常也限制在1 000 MHz以下（相应的延时步长≥1 ns）。因此，小于ns量级的延时通常需要用模拟方法来实现。我们对Maxim公司推出的8位可编程模拟延迟器件DS102325进行了研究。该器件典型延时时间范围为0～63.75 ns，延时步长为250 ps。图4为DS102325内部的电路结构框图。图中可编程模拟延迟线模块内部的一个延迟单元（tD）可实现250 ps的延时，只要通过编程设置使8/256译码电路按需要接通图4所示的可编程模拟延迟线模块内部的开关网络，即可获得所需的延迟输出。

图4DS102325内部电路结构框图

5实验结果及结论

利用AT89C51单片机设计了一个多路延迟控制系统，如图5所示。该系统可以通过EPLD和ASIC器件产生3路可编程延时输出，延时分辨率为250 ps。单片机主要用于设置DS102325的控制码字和EPLD计数器的模，LCD可以方便地显示所设置参数及产生的延时。图6（a）～6（c）分别为2 ns、10 ns、60 ns的延时波形。

图5多路延迟控制系统

该系统体积小，成本低，延时分辨率达到ps量级。用于亚纳秒高速相机的整体调试中，可产生精密同步所需要的可编程延时，证明了该系统的良好可用性。

图6多路延迟控制系统及延迟波形