信号在PCB走线中传输时延-文章-硬件设计-PCB设计

信号在PCB走线中传输时延

时间:04-10 16:17 阅读:5028次

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简介：摘要：信号在媒质中传播时，其传播速度受信号载体以及周围媒质属性决定。在PCB（印刷电路板）中信号的传输速度就与板材DK（介电常数），信号模式，信号线与信号线间耦合以及绕线方式等有关。随着PCB走线信号速率越来越高，对时序要求较高的源同步信号的时序裕量越来越少，因此在PCB设计阶段准确知道PCB走线对信号时延的影响变的尤为重要。本文基于仿真分析DK，串扰，过孔,蛇形绕线等因素对信号时延的影响。

摘要：信号在媒质中传播时，其传播速度受信号载体以及周围媒质属性决定。在PCB（印刷电路板）中信号的传输速度就与板材DK（介电常数），信号模式，信号线与信号线间耦合以及绕线方式等有关。随着PCB走线信号速率越来越高，对时序要求较高的源同步信号的时序裕量越来越少，因此在PCB设计阶段准确知道PCB走线对信号时延的影响变的尤为重要。本文基于仿真分析DK，串扰，过孔,蛇形绕线等因素对信号时延的影响。

1.引言

信号要能正常工作都必须满足一定的时序要求，随着信号速率升高，数字信号的发展经历了从共同步时钟到源同步时钟以及串行（serdes）信号。在当今的消费类电子，通信服务器等行业，源同步和串行信号占据了很大的比重。串行信号比如常见PCIE，SAS，SATA，QPI，SFP+，XUAI，10GBASE-KR等信号，源同步信号比如DDR信号。

串行信号在发送端将数据信号和时钟（CLK）信号通过编码方式一起发送，在接收端通过时钟数据恢复（CDR）得到数据信号和时钟信号。由于时钟数据在同一个通道传播，串行信号对和对之间在PCB上传输延时要求较低，主要依靠锁相环（PLL）和芯片的时钟数据恢复功能。

源同步时钟主要是DDR信号，在DDR设计中，DQ（数据）信号参考DQS（数据选通）信号，CMD（命令）信号和CTL（控制）信号参考CLK（时钟）信号，由于DQ的速率是CMD&CTL信号速率2倍，所以DQ信号和DQS信号之间的传输延时要求比CMD&CTL和CLK之间的要求更高。目前市场上主流的为DDR1/ DDR2/ DDR3。DDR4预计在2015年将成为消费类电子的主要设计，随着DDR信号速率的不断提高，在DDR4设计中特别是DQ和DQS之间传输时延对设计者提出更高的挑战。

在PCB设计的时候为了时序的要求需要对源同步信号做一些等长，一些设计工程师忽略了这个信号等长其实是一个时延等长，或者说是一个‘时间等长’。

2.传输时延简介

Time delay又叫时延(TD)，通常是指电磁信号或者光信号通过整个传输介质所用的时间。在传输线上的时延就是指信号通过整个传输线所用的时间。

Propagation delay又叫传播延迟(PD)，通常是指电磁信号或者光信号在单位长度的传输介质中传输的时间延迟，与“传播速度”成反比例（倒数）关系，单位为“Ps/inch”或“s/m”。

从定义中可以看出时延=传播延迟*传输长度(L)

其中

v 为传播速度，单位为inch/ps或m/s

c 为真空中的光速（3X108 m/s）

εr 为介电常数

PD 为传播延迟，单位为Ps/inch或s/m

TD 为信号通过长度为L的传输线所产生的时延

L为传输线长度，单位为inch或m

从上面公式可以知道，传播延迟主要取决于介质材料的介电常数，而传播时延取决于介质材料的介电常数、传输线长度和传输线横截面的几何结构（几何结构决定电场分布，电场分布决定有效介电常数）。严格来说，不管是延迟还是时延都取决于导体周围的有效介电常数。在微带线中，有效介电常数受横截面的几何结构影响比较大；而串扰，其有效介电常数受奇偶模式的影响较大；不同绕线方式有效介电常数受其绕线方式的影响。

3.仿真分析过程

3.1 微带线和带状线传输时延

PCB中微带线是指走线只有一个参考面，如下图1；带状线是指走线有2个参考面，如下图2.

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带状线由于电磁场都被束缚在两个参考面之间的板材中，所以走线的有效介电常数为板材的介电常数。

微带线会导致部分电磁场暴露在空气中，空气的相对介电常数约为1.0006，板材如常规FR4的介电常数为4.2，那么微带线的有效介电常数在1和4.2之间，可以利用下面的公式计算微带线的有效介电常数【Collins,1992】：

εe = (εr +1)/2 + (εr -1)/2（1+12H/W）-1/2+ F -0.217(εr -1)T/√WH 3.1

F = 0.02 (εr -1)（1-W/H）2 (W/H < 1) F= 0 (W/H >1) 3.2

其中，εe 为有效介电常数， εr 为电路板材料的介电常数，H为导线高于地平面的高度，W为导线宽度，T为导线厚度。

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图4 微带线层叠与时延

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图5 带状线层叠和时延

在图4和图5的层叠结构下，1000mil的走线时延差=179.729ps-147.954ps=31.775ps，可以看出这个差距是非常大的。在做源同步的DDR同组等长时候只考虑物理等长会带来很严重的'时间不等长。

3.2 走线和过孔传输时延

在PCB设计时候，经常会遇到走线换层，走线换层必须借助于过孔。但长度相等的过孔和走线之间的时延并不相等。过孔的时延可以用式3.3表示

TD_via=√LC 3.3

其中TD_via表示信号经过过孔的时延，L表示过孔的寄生电感，C表示过孔的寄生电容。从式3.3可以看出寄生电容和寄生电感都会导致过孔的传输时延变大。而不同过孔结构寄生参数也会发生改变。下面通过仿真分析过孔时延和传输线时延时间的偏差。

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图6 过孔结构及寄生参数

如图6所示过孔结构时延可以根据式3.3计算出：

TD_via=√LC=sqr（0.4021pf*1326.2pH）=23.1ps 式3.4

由式3.4可以看出，结构如图6所示过孔的传输时延为23.1ps。而对于普通FR4板材的微带线，1.6mm走线传输时延约为11ps，对于带状线约为12.5ps。通过计算可以看出相同长度的走线和过孔之间的时延相差是非常大的。因此对设计工程师来讲设计的时候尽量做到以下两点：

1）需要做等长的信号要尽量走同层，换层时需要注意总的长度要保持相等并且每层走线都需要等长。

2）需要等长的信号走相同走线层可以保持过孔的时延一致,从而消除过孔时延不一致带来的影响。

3.3 串扰对信号时延的影响。

PCB板上线与线的间距很近，走线上的信号可以通过空间耦合到其相邻的一些传输线上去，这个过程就叫串扰。串扰不仅可以影响到受害线上的电压幅值，同时还会影响到受害线上信号的传输时延。

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图7 串扰拓扑图

如图7串扰拓扑图所示,假设有3根相互耦合的传输线，中间的一根线（图8中D1）为受害线，两边的线（图8中D0&D2）为攻击线。仿真中所加的激励源为图8所示，分为三种情况：

1，假设两边的攻击线中没有信号，即不存在串扰，此种情况作为参考基准线（Reference）；

2，假设攻击线和受害线切换状态一致，此种情况为偶模（Even Mode）

3，假设攻击线和受害线切换状态相反，此种情况为奇模（Odd Mode）

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图8 串扰仿真中激励

奇偶模式空间电磁场分布（如图9&图10所示）不同，从而导致了传输线周围的有效介质电常数不同，有效介电常数的不同最终带来了在不同激励源的情况下信号传播速度不同。

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图9 奇模电磁场分布图10 偶模电磁场分布

仿真结果如下图11所示，其中蓝色为第一种激励所对应的参考基准线，其周围没有其它信号线的影响；红色线为第二种激励所对应的接收端波形；绿色为第三中情况所对应的接收端波形。绿色波形最早到达接收端，而红色的波形最后到达接收端，是由于奇模的传输速度比偶模块。

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图11 串扰仿真结果

从上面的仿真结果可以看出信号线周围的攻击线会对信号线的传输时延到来影响，如果设计处理不当，导致传输时延偏差较大最终会导致系统工作不稳定。在设计的时候要尽量减小这种影响，可以从以下几点考虑：

1，拉大线间距。线间距越大，相邻走线间的影响就越小，走线间距尽量满足3W原则。

2，使耦合长度尽量短。相邻传输线平行走线长度越长串扰越大，走线时候尽量减小相邻线平行走线长度；对于相邻层走线尽量采用相邻层垂直走线。

3，走线尽量走在带状线。微带线的串扰相对带状线较大，带状线走线可以减小串扰的影响。

4，保持完整回流平面，避免跨分割，走线和参考面尽量紧耦合。

3.4 绕线方式对信号时延的影响

在PCB设计时候，有些设计人员为了满足等长要求会对走线进行绕线，很少有设计人员会考虑到不恰当的绕线也会影响传输线时延。为了验证绕线对传输线时延的影响，我们公司信号完整性团队（SI组）设计出测试板进行实测。如下图12所示，蛇形绕线和参考直线走在相同的走线层，两者线宽线间距以及物理长度完全相同，蛇形绕线的局部放大图如下图13所示。

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