传统的延迟单元用SRL16E实现R（R≤16）位移位寄存，在每个采样周期Ts内，延迟单元中的R个样本全部右移一位，这样，输入样本经过R×Ts后送到抽头处，从而实现了Tc时延.R位移位操作未能充分利用SRL16E的存储潜力，为此作者提出递归延迟线结构。在该结构中，无论R取何值，SRL16E 都进行16位移位操作。这样保存L×R个输入样本总共需要M×L×R/16个SRL16E，仅为传统结构的R/16.下面结合图2进行时序分析.

由于SRL16E进行16位移位操作，为了保证其时延等于Tc，移位周期必须为Tc/16.把R×Ts/16定为延迟线的工作时钟周期，那么工作时钟频率为chip速率的16倍，即采样率的C倍，其中C△16/R，因此每C个工作时钟周期才输入一个新样本。不妨假设新样本在第nC个工作时钟周期（后面简称为时刻）到来，其中n为整数。如果时刻m是C的整数倍，MUX把新样本推入延迟线，否则MUX把保持寄存器中的旧样本反馈到延迟线的输入端。

在nC时刻被MUX推入到延迟线入口的样本，在经过L×R个时钟周期后将在nC+L，×R时刻被推到保持寄存器中，然后在nC十L×R+l时刻（因为该时刻不是C的整数倍）将再次被送入到延迟线的入口，……;当该样本第C次进入保持寄存器后，已是C（L×R+n+1）时刻，此时.MUX将选入一个新的样本，而它将被抛弃。这样一个新样本在递归延迟线中刚好循环C次，历时C（L×R+1）时钟周期，从而实现了L×Tc+Ts时间的延迟。

下面分析递归延迟线各抽头的输出样本在时间上的相位关系。设nC时刻输入样本为x（n），那么抽头①～④处的输出样本应该是x（n- R），x（n2R），x（n-3R）和x（n-4R）;nC+1时刻延迟线输入的应该是已经延迟L×R+1时钟周期的样本，即x（n-L×R/C）;抽头 ①～④处的输出样本应该是x（n-R- L×R/C），x（n-2R-L×R/C），x（n- 3R-L×R/C）和x（n-4R-L×R/C）;第nC+c（0≤c≤C-1）时刻延迟线输入的应该是已经延迟c（LR+1）时钟周期的样本，即 x（n-c×L×R/C）。那么抽头①～④处的输出样本应该是x（n-R-c×L×R/C），x（n-2R-c×L×R/C），x（n-3R- c×L×R/C）和x（n-4R-c×L×R/C）。

可以看出，同一个抽头在相邻2个时刻输出的样本相差L×R/C个采样点，即1/C个码周期。这样递归延迟线把一个码周期内的信号样本分解到C个相位上，并在C个时钟周期内依次串行输出，从而以多相的方式实现了信号延迟的功能。

递归延迟线仅需L/C个延迟单元即可实现L×Tc时延，它以工作时钟频率提高C倍为代价，将资源消耗量压缩到优化前的1/C.例如，当R=4时，C=16/R=4，即资源消耗仅为原先的25%.