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本实例将用到FPGA内部的PLL资源，输入FPGA引脚上的25MHz时钟，配置PLL使其输出4路分别为12.5MHz、25MHz、50MHz和100MHz的时钟信号，这4路时钟信号又分别驱动4个不同...
07-07 10:10by
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本文主要讲了流水灯的原理图以及程序代码，下面一起来学习一下：
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舵机是一种角度伺服的电机，适用于那些需要角度不断变化并可以保持的控制系统。下面一起来学习FPGA控制舵机程序：
07-12 11:38by
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方法1：利用Quartus自带的mif编辑器
优点：对于小容量RAM可以快速方便的完成mif文件的编辑工作，不需要第三方软件的编辑；
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模块划分，顾名思义是指模块的划分。但是，明德扬提出的模块划分，是广义的“模块划分”。后续所提及的“模块划分”，不单单指模块的划分，还包括模块划分好后，模块的端口及模块之间数据流向的确定。
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一：基本
Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。
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FPGA在目前应用领域非常，在目前的单板设计里面，几乎都可以看到它的身影。从简单的逻辑组合，到高端的图像、通信协议处理，从单片逻辑到复杂的ASIC原型验证，从小家电到航天器，都可以看到FPGA应用，...
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不管你是一名逻辑设计师、硬件工程师或系统工程师，甚或拥有所有这些头衔，只要你在任何一种高速和多协议的复杂系统中使用了FPGA，你就很可能需要努力解决好器件配置、电源管理、IP集成、信号完整性和其他的...
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本文主要讲了FPGA设计经验的相关知识，希望对你的学习有所帮助。
05-06 14:01by
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本文主要讲了FPGA系统设计流程和方法，下面一起来学习下：
03-24 14:19by
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有很多年轻人，被割裂了历史，被荒废了未来，迷茫， 迷茫到几乎绝望，不过，他们还年轻，青春尚存，还有创造力，还有奋斗的资本，其中不乏不甘心被抛弃，被覆盖之人。
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使用Timequest：笔者对Altera较熟悉，这里以quartus ii中的timequest作为讲解。 Timequest分析时序的核心，也就是在于延迟因数的计算。那么建立约束文件，去告诉t...
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前两篇文章验证公式正确性关于时序的建立余量和保持余量的计算。结合实际情况，验证公式的运算正确性。结合之前文章提及的LED实验，看一下建立余量和保持余量是否都合格。
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那么提高Fmax可以通过两种方法解决：(1)将两个时序逻辑之间的大组合逻辑分为两个小的逻辑，即采用流水线设计方法 ；（可以在组合逻辑的两端加上寄存器，这样可以增加时序余量） ；(2)更改时序约束...
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本文结合之前的内容，然后实打实的做一个约束实例，通过本实例读者应该会实用timequest去分析相关的实例。本实例以VGA实验为基础，介绍如何去做时序约束。
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在高速系统中FPGA时序约束不止包括内部时钟约束，还应包括完整的IO时序约束和时序例外约束才能实现PCB板级的时序收敛。因此，FPGA时序约束中IO口时序约束也是一个重点。只有约束正确才能在高速情况...
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首先要声明模块名，在module后面加上模块名，这里最好以所建立模块要实现的功能去命名此模块，因为这样在查阅时方便去寻找此模块的功能，一目了然。紧接着在方框内要列出所有的输入和输出信号，都要在方框中...
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本小节我们来做一个好玩的事情，就是计数器，还记得在做LED自加实验时我们就曾经提到过关于计数器的相关议题，那么这节我们就来讨论讨论。
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