VHDL设计应是层级型的设计VHDL设计实体由实体说明和结构体组合而成实体是一个设计的基本单元模块即顶层的设计模块由次一级的实体构成每个次一级实体又可由再下一层次的实体构成最低层模块可以是表达式或最基本的实体模块构成。
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