通过基本的流水灯实验实现了顺序操作，流水线操作（时间并行），多条流水线操作（空间并行）。并且验证了通过verilogHDL实现结构化建模的可行性，能够直接的把算法转换成对应的模块，省去了传统状态机的繁琐设计过程。
第十讲 FPGA设计常用IP核-锁相环
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《基于VHDL的FPGA与NIOS II实例精炼》第三章
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第10讲：FPGA设计常用IP核-锁相环--华清远见
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