用CADENCE的Allegro进行Layout设计，遇到多次卡顿的现象了。

具体现象是这样的，在进行一些个人认为没有问题的操作时，不知道从哪一步开始软件运行十分卡顿，例如：从某个管脚上扇出一个过孔；例如，执行器件旋转；例如，执行放大缩小时GND网络铺铜的更新，等都变的异常缓慢。

经过了一天的折腾，真的是折腾，各种重装，还更新了补丁，还删了注册表重装，都无济于事。

后来整理了一下思路，定位问题不在软甲你，而在PCB文件本身，打开原来备份版本执行上述操作，十分流畅。

因此回想最近的操作：

1. 规则设置中，建立的电源网络组，并设置了相应的电源布线规则；

2. 由于Xnet的存在，导致部分电源网络名称被改变；

3. 修改Logic->identify DC Nets..其中增加了部分网络并命名为电源网络。

后来发现，经过几番折腾，规则设置中的PWR网络组，中标注有33个网络，实际看到的只有5个网络。其中必有蹊跷！

先解决发现的问题，逆序操作，删除设定的DC Nets，删除PWR网络组。

再去尝试，一切正常！！

然后重新创建网络组，再次变为卡顿，因此认为问题就出在电源网络组上。

进一步发现，在哪个网络上执行操作时，如果该网络在对应的网络组中，则相应的操作就会变的卡顿。 

再次怀疑，为什么加入PWR组就有问题，那么加入其它组是不是也有问题呢？验证的结果是yes！

电源相关的网络不要创建网络组，而是单独选择规则。 

只为记录测试结果，理论上确实不合理，应该不至于创建网络组而导致软件卡顿，然而测试结果如此！仅供参考！