两个输入管脚分别输入了一个时钟信号，而且两个信号是反相的。输出之后应该是输出端s位高电平，co为低电平才对的，但是输出出现了一些峰刺还是什么的。用功能仿真就没有这个问题。请大家帮忙分析一下。
你的RTL级别仿有毛刺吗？如果只有时序仿真有，说明是由于组合逻辑引起的毛刺。就是说你a,b两条时序，实际电路中达到上升下降沿不是同时的，所以输出的s、co两条线就会跳变出毛刺。最好的解决方法是再加一路时钟CLK，当CLK出现上升或下降沿的时候，进行一次a、b的组合逻辑判断。
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