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[ 文章 ]
数字电路中的
亚稳态
现象
数字电路中的
亚稳态
现象 ...
by
永不止步步
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发表时间 2014-03-21
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3207次查看
[ 文章 ]
verilog实现2级流水线结构的16位加法器
由于在网上和书上看到的流水线结构全是基于阻塞赋值的,结果输出是正确的(大部分时间),但是存在
亚稳态
的 ...
by
一帘幽梦飞
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发表时间 2014-10-14
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1975次查看
[ 文章 ]
基于ASIC/SoC的UART核的设计
本文作者创新点是利用SYNOPSYS软件设计IP核,适合直接应用到ASIC/SoC设计中,并对RTL ...
by
郭秀斌
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发表时间 2014-05-14
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1510次查看
[ 文章 ]
基于FPGA的真随机数发生器设计与实现
设计并实现了一种基于FPGA的真随机数发生器,利用一对振荡环路之间的相位漂移和抖动以及
亚稳态
作为随机 ...
by
畅学e
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发表时间 2015-04-27
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1423次查看
[ 文章 ]
自适应同步器的FPGA实现
本同步器利用采样时钟与输入数据的周期特性,预测时钟与数据的相位关系,自适应地选择时钟上升沿或下降沿锁 ...
by
宝啦宝呀
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发表时间 2015-05-11
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1334次查看
[ 文章 ]
基于FPGA的跨时钟域信号处理——
亚稳态
如果你E文还不错(该不会比我这个4次都没过掉4级考试的家伙差吧,~_~),那么去享受原文吧。或者你可 ...
by
永不止步步
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发表时间 2015-03-06
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1139次查看
[ 文章 ]
多时钟域下同步器的设计与分析
本文提出了多时钟域逻辑设计中的一般问题,介绍了异步电路设计中同步化处理的重要作用,分析了触发器失效的 ...
by
期待
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发表时间 2015-05-26
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1044次查看
[ 文章 ]
FPGA入门:表面现象揭秘——逻辑关系 下
在今天的数字系统应用中,纯粹用组合逻辑来实现一个复杂功能的应用几乎绝迹了。时序逻辑在时钟驱动下,能够 ...
by
期待
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发表时间 2015-05-04
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904次查看
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