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[ 文章 ] 谈谈verilog例化

我们可以将自己的模块定义添加某些parameter，并且可将parameter关联上某些值，比如上述 ...

by 永不止步步 | 发表时间 2015-06-11 |4016次查看
[ 文章 ] 在modesim中显示状态机变量参数名的两种方法及比较

对于VHDL，modelsim是直接支持的，对于verilog我们则需要动些小脑筯。我在网上搜罗了一 ...

by 永不止步步 | 发表时间 2015-07-17 |1105次查看
[ 文章 ] 在modelsim中以参数名显示状态机变量

本文是自己看到网上资料整合而成的，没有商业用途，仅作为自己的学习笔记。以前很少写这样的总结，只是遇见 ...

by 永不止步步 | 发表时间 2015-06-10 |1104次查看
[ 文章 ] 开关电源设计中的主要参数名称

本文为大家总结了开关电源设计中的主要参数名称。 ...

by 露水非海 | 发表时间 2016-03-17 |814次查看