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[ 文章 ] 异步FIFO设计

对于使用上升沿触发的触发器来说，建立时间(Setup Time)是在时钟上升沿到来之前，触发器数据保 ...

by 一帘幽梦飞 | 发表时间 2014-10-14 |2824次查看
[ 文章 ] FPGA异步FIFO设计中的问题与解决办法

本文在传统设计的基础上提出一种新颖的电路结构来准确判断空/满标志位的产生，即检测加计数器的方法；并用 ...

by lihong | 发表时间 2016-03-03 |1833次查看
[ 文章 ] 基于Verilog HDL的异步FIFO设计与实现

本文提出一种新颖的异步FIFO设计方案，它通过先比较读写地址并结合象限检测法产生异步的空/满标志，再 ...

by 畅学e | 发表时间 2015-05-13 |1059次查看