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[ 文章 ] 电源问题使得CPLD寄存器清零

最近做了一个关于CPLD的项目，其实也可以使用FPGA，但是为了成本就利用了CPLD，结果编译程序， ...

by 永不止步步 | 发表时间 2015-07-15 |5444次查看
[ 文章 ] FPGA静态时序分析 IO口时序

在高速系统中FPGA时序约束不止包括内部时钟约束，还应包括完整的IO时序约束和时序例外约束才能实现P ...

by lotuse | 发表时间 2016-12-10 |2719次查看
[ 文章 ] FPGA时钟约束时钟余量超差解决方法

在设计FPGA项目的时候，对时钟进行约束，但是因为算法或者硬件的原因，都使得时钟约束出现超差现象，接 ...

by 永不止步步 | 发表时间 2015-07-15 |1217次查看