搜索: 升压输出 - 畅学电子网

文章资料视频课程课时学习计划项目话题小组用户

[ 话题 ] 被忽略的硬件常识

在《都是IO弱上拉惹的祸》文中，提及了Altera的CPLD在初始化时管脚通常会处于弱上拉状态。在实际示波器采样来看，就表现在上电初期IO脚会有一个短暂（当时是持续大约几百us）的...

来自 FPGA讨论组|by 永不止步步 |发表时间 2015-09-17 |4个回复

畅学电子网，带你进入电子开发学习世界

专业电子工程技术学习交流社区，加入畅学一起充电加油吧！

畅学电子网订阅号