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[ 视频 ] 至芯科技fpga视频教程之verilog与vhdl

verilog与vhdl

by 永不止步步|创建时间 2013-12-02 |5194查看
[ 视频 ] 至芯科技fpga视频教程之fpga设计中顶层测试verilog模块

fpga设计中顶层测试verilog模块

by 永不止步步|创建时间 2013-12-02 |2969查看
[ 视频 ] 01fpga视频教程_明德扬至简设计法_时序约束步骤

本视频讲述时序约束步骤：约束有很多，并且总是有先后的，先约束哪些，再约束哪些，都有讲究。按工程需要，

by 明德扬|创建时间 2017-07-28 |2780查看
[ 视频 ] 至芯科技fpga视频教程之fpga设计中不同抽象级hdl的模型

fpga设计中不同抽象级hdl的模型

by 永不止步步|创建时间 2013-12-02 |2685查看
[ 视频 ] 至芯科技fpga视频教程之避免冒险竞争和流水线(夏宇闻)

by 长长11|创建时间 2019-07-24 |2546查看
[ 视频 ] 至芯科技fpga视频教程之如何用quartus调取RAM

如何用quartus调取RAM

by 永不止步步|创建时间 2013-12-02 |2511查看
[ 视频 ] 04fpga视频教程_明德扬至简设计法_ output delay约束

输出延时约束和输入延时一样，也是约束的重点。按照同样的思路，明德扬把输出约束分成两大类：系统同步和源

by 明德扬|创建时间 2017-07-28 |2442查看
[ 视频 ] 05fpga视频教程_明德扬至简设计法_时序例外约束

本节视频讲述多周期路径、异步时钟以及组合逻辑的约束，这些都是时序例外的情况。对于这些情况，处理时要特

by 明德扬|创建时间 2017-07-28 |2326查看
[ 视频 ] 02fpga视频教程_明德扬至简设计法_生成时钟约束

时钟约束是工程一开始就进行的约束。时钟约束又可以分成三大类：输入时钟、PLL等衍生时钟和自己分步时钟

by 明德扬|创建时间 2017-07-28 |2232查看
[ 视频 ] 至芯科技fpga视频教程之如何用quartus调取RAM

by 长长11|创建时间 2019-07-24 |2230查看
[ 视频 ] 深入浅出玩转fpga视频学习课程特权同学

by 长长11|创建时间 2019-07-24 |2215查看
[ 视频 ] 至芯科技fpga视频教程之顶层测试verilog模块(夏宇闻

by 长长11|创建时间 2019-07-24 |2214查看
[ 视频 ] 至芯科技fpga视频教程之静态随机存储器（SRAM）

by 长长11|创建时间 2019-07-24 |2170查看
[ 视频 ] 至芯科技fpga视频教程之verilog HDL用处

by 长长11|创建时间 2019-07-24 |2168查看
[ 视频 ] 至芯科技fpga视频教程之verilog设计举例（3）

by 长长11|创建时间 2019-07-24 |2163查看
[ 视频 ] 至芯科技fpga视频教程之verilog模块的基本构成要素

verilog模块的基本构成要素

by 长长11|创建时间 2019-07-18 |2129查看
[ 视频 ] 至芯科技fpga视频教程之数字逻辑的构成(夏宇闻)

by 长长11|创建时间 2019-07-24 |2092查看
[ 视频 ] fpga视频教程_明德扬__FPGA资料_05时序例外约束_

by 长长11|创建时间 2019-07-24 |2089查看
[ 视频 ] 至芯科技fpga视频教程之为什么要设计有限状态机（1）

为什么要设计有限状态机

by 永不止步步|创建时间 2013-12-02 |1865查看
[ 视频 ] 至芯科技fpga视频教程之verilog模块的编写和验证

本讲主要讲解了verilog模块的编写和验证。

by 永不止步步|创建时间 2013-11-17 |1767查看

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