基础课  视频

名师专家的讲堂,直观清晰地学习。更多视频等你来添加,快来和大家分享你的视频,获取金币奖励吧!  点击分享基础课视频>>

  • [Android]287.Volley_简介与StringRequest

    免费
    本视频是由扣丁学堂主讲老师马剑威讲解,不管是Android的小白还是老鸟都可以在这里找到适合自己知识,欢迎大家观看。[Android]287.Volley_简介与StringRequest

    1439 by PandaZ

  • 明德扬FPGA至简设计法 FPGA定位问题案例6

    免费
    明明在测试文件产生了时钟,但仿真时却发现时钟信号一直为0。你的第一反应是不是去检查代码?别忘了,我们一直强调的定位思维。任何错误都不要去检查代码来发现,而是要通过定位的思维。前者找到问题靠运气,后者找到问题那是一定的。
    本视频用一个案例告诉你,通过我们方法去定位到某一行,认定这行出错,盯着去思考,就能发现问题。

    2654 by 明德扬

  • 明德扬FPGA至简设计法 FPGA定位问题案例5

    免费
    又一个常见的错误类似,输出的值也是高阻类,再次看看用明德扬方法是如何定位的,提高一下能力,以后再遇到问题就不慌了。

    2329 by 明德扬

  • 明德扬FPGA至简设计法 FPGA定位问题案例4

    免费
    仿真出现高阻态,是不是很常见?你是怎么定位的呢?是不是急急忙忙去求助?本视频告诉你,别急,高阻态也能用我们方法定位。

    2232 by 明德扬

  • 明德扬FPGA至简设计法FPGA定位问题案例3

    免费
    我们是否曾经遇到这样的情况:已经找到具体的某一行代码有问题,通过波形和代码一一对照,波形就是与代码不一致,这个时候甚至你都怀疑仿真软件是否出现了BUG。
    但是,首先相信一点,仿真软件出BUG的可能性微乎其微,本视频就通过一个具体的案例,教你如何定位这种错误。
    相信一个真理,FPGA是很简单的,是0就是0,是1就是1,不会有奇怪的现象的。当你发现很奇怪的时候,一般就是自己粗心了。

    2274 by 明德扬

  • 明德扬FPGA至简设计法FPGA定位问题案例2

    免费
    有同学会怀疑,用明德扬的定位方法,真能什么问题都找到吗?万一我不是设计代码问题,而是测试文件问题,也能找到?
    明德扬很有自信,没错!所有问题都能找到。本视频就告诉你,即使是测试文件问题,你也能通过我们的方法,顺藤摸瓜,把问题找到。

    2091 by 明德扬

  • 明德扬FPGA至简设计法 FPGA定位问题案例1

    免费
    本视频是明德扬查找定位问题的总纲视频。明德扬将错误类型归结为三类:软件工具错误、语法编译错误和功能错误。
    本视频介绍了三种错误类型的解决方法和一般原则。其中语法错误中,我们创新性地提出了“代入法”,可以定位大部分的语法错误问题。

    2164 by 明德扬

  • [Android]23.面向对象概念、类和对象_1

    免费
    本视频是由扣丁学堂主讲老师马剑威讲解,不管是Android的小白还是老鸟都可以在这里找到适合自己知识,欢迎大家观看。[Android]23.面向对象概念、类和对象_1

    1404 by PandaZ

  • 03明德扬至简设计法_四段式状态机_FPGA教程_FPGA资料

    免费
    一段式、二段式和三段式状态机,相信您已经听说过。但是,您听说过四段式状态机吗?没错,这就是明德扬发明的四段式状态机代码写法。
    通过学习四段式状态机代码,你的设计思维将会非常清晰:知道如何划分成最好的状态机,如何获取最健壮的转移条件和如何得到最漂亮的代码。
    本视频将介绍四段式状态机代码写法,而我们也将陆续推出关于此内容的应用例子,欢迎关注。

    3497 by 明德扬

  • 02明德扬至简设计法_数字时钟设计_FPGA教程_FPGA资料

    免费
    本视频讲述如何运用至简设计法来设计大家熟悉的数字时钟功能。想知道我们的方法和其他传统方法的差别吗?想欣赏我们优秀的代码吗?那么,欢迎观看本节视频。

    2504 by 明德扬

  • 05FPGA视频教程_明德扬至简设计法_时序例外约束

    免费
    本节视频讲述多周期路径、异步时钟以及组合逻辑的约束,这些都是时序例外的情况。对于这些情况,处理时要特别小心,否则有可能导致遗漏错误信息的后果。

    2326 by 明德扬

  • 04FPGA视频教程_明德扬至简设计法_ output delay约束

    免费
    输出延时约束和输入延时一样,也是约束的重点。按照同样的思路,明德扬把输出约束分成两大类:系统同步和源同步,其中源同步分成SDR和DDR两场景,而DDR又可再细分成边沿对齐和中心对齐。
    以上每种情况,其约束语句、获取参数的方法都是不一样的。
    想知道具体情况,欢迎观看本节视频。

    2442 by 明德扬

  • 02FPGA视频教程_明德扬至简设计法_生成时钟约束

    免费
    时钟约束是工程一开始就进行的约束。时钟约束又可以分成三大类:输入时钟、PLL等衍生时钟和自己分步时钟。每一种都有自己的约束方法,详情请看视频介绍。

    2231 by 明德扬

  • 01FPGA视频教程_明德扬至简设计法_时序约束步骤

    免费
    本视频讲述时序约束步骤:约束有很多,并且总是有先后的,先约束哪些,再约束哪些,都有讲究。按工程需要,定义好步骤,这样就能一步一步约束,逐个思考,最终完成。

    2780 by 明德扬

  • 善知堂/善知教育-数据库6-数据库约束

    免费
    善知堂/善知教育JAVA+ HTML5+Android+PHP实训基础课程 善知堂/善知教育-数据库6-数据库约束

    2011 by PandaZ

立即注册
畅学电子网,带你进入电子开发学习世界
专业电子工程技术学习交流社区,加入畅学一起充电加油吧!

x

畅学电子网订阅号