在移动计算时代，片上系统(SoC)的设计已经变得更为复杂，因为在设计过程中面临着诸多挑战，如需遵循针对高级流程节点的复杂设计规则，需采用低功率电路设计技术，并放大电路的尺寸。电源完整性是设计方案能被成功签核的关键因素之一。本文介绍了一种新的工具，与其他现有技术相比较，它不仅能将电源完整性分析与签核的速度提高10倍，同时还能达到类似于集成电路通用模拟程序(SPICE)的准确度。该工具将一套完整的设计实现和签核工具整合到一起，以便更好地克服在签核过程中遇到的挑战，从而实现业内最快的设计收敛流程。

简介

为了满足移动计算的各种要求，片上系统的设计变得越来越复杂。随着消费者开始青睐更小巧、性能更好、电池续航时间更长的设备，设备中所使用的芯片必须能提供更丰富的功能，更低的能耗以及更小的尺寸。对设计工程师来说，这些变化意味着他们在设计过程中必须运用先进的电源技术(例如电源控制开关)、增加知识产权的内容和功能(例如模拟/混合信号宏指令)以及减少设计裕度(例如电源电压小于1V)。另一方面，产品上市周期变得越来越短，因此在设计周期的最后阶段，电源签核对成功将设计方案送交制造来说至关重要。

至今，可用的电源签核技术仍未能跟上创新的步伐。例如，一直以来额外的运行时间都是妨碍设计者们完整而全面地进行电源完整性分析和优化的一个瓶颈。然而，现在有一种新工具可以解决这个问题，它利用先进的大规模并行算法和分层结构将电源完整性分析和签核的速度提高到原来的10倍，同时还能达到类似于SPICE的准确度。另外，作为从芯片到系统的整套流程中的一部分，该工具通过提高整个设计周期的生产力而加速设计收敛流程。

日益复杂的产品设计亟需电源完整性分析新工具

产品设计的复杂度越来越高，产品尺寸越来越小，而且对产品分析的要求也越来越复杂，这增加了完成电源完整性分析和签核所需的时间。如果使用“平面”设计方法把设计拉平成为高级别的一层，则不足以分析拥有数亿实例的超大规模设计。当前的解决方案趋向于将设计分析划分成与“单点工具”对应的多个部分，这些工具在准确性或易用性方面并不能达到高级片上系统的要求。

另外，由于当前的解决方案是使用单点工具，因此无法有效地评估电源对时序收敛的影响，而时序对电源(VDD)却是最为敏感的。此外，高级节点设计技术及技巧(如FinFET工艺和三维芯片(3D-IC)封装)也带来了新的挑战。例如，随着FinFET器件的部署，会因为垂直电流方向、功率密度增加等因素而产生新的电迁移规则。而随着三维堆叠式芯片的部署，会有电热协同仿真的新需求。为了让设计工程师们满足上市周期和产品质量的相关要求，需要一个涵盖芯片、封装以及系统的完整电源完整性分析方案。

完美的电源完整性分析工具需具备哪些功能？

当出现漏泄增加、温度变化，或者由于静态和动态IR压降造成工作电压下降等场景时，一项设计可能失败。无论是对于数百万门级设计还是对于多颗裸晶而言，能在设计早期阶段就对电源和IR压降约束进行调试并证实其符合要求，是节约宝贵的开发成本和时间的关键。换句话说，尽早找到芯片上的“热点”有助于防止芯片性能下降(图1)。

为了能更好地支持高级片上系统设计，完美的电源完整性分析工具应具备以下功能：

● 能计算芯片上的漏泄以及开关和内部耗能；

● 能对电源网络的电源完整性进行分析(IR压降检测及电迁移检测)；

● 能就电路中去耦电容单元和电源控制开关的最佳尺寸和布置方式提供建议，从而对设计方案中的物理实现电流进行优化；

● 能评估IR压降对包括静态时序分析在内的设计收敛的影响。

利用在生产过程中已得到验证的和具备签核质量的算法和引擎，Cadence公司开发出了一种既能覆盖整个芯片又能顾及芯片上所有单元的新型电源完整性分析工具(即Voltus集成电路电源完整性分析解决方案)，该工具能提供上述所有功能。它的分析速度比其他同类解决方案快10倍，同时还提供了类似于SPICE的准确度。此外，台湾积体电路制造股份有限公司(TSMC)已经通过16nm级FinFET工艺对这种工具的性能进行了验证。因此，工程师们可以相信该工具能够跨越不同的设计规则而给出准确的分析结果。

大规模并行处理可加快分析速度

与现有的其他技术相比较，Voltus集成电路电源完整性分析解决方案在性能、准确度和设计收敛方面均有所提高。在性能方面，该工具使用先进的大规模并行算法，从而使分析速度比同类解决方案快10倍。

为了进一步体现这种工具的快速分析性能，下面将以早期测试版客户提供的位于高级流程节点的拥有数亿实例的超大规模设计场景为例。在对这样的超大规模设计进行分析时，如果运用现有的生产流程，分层的静态和动态电源签核需要10天左右才能完成；如果采用Voltus集成电路电源完整性分析解决方案，则可以在32个CPU上同时进行分析操作，仅耗时26个小时就可以完成分析工作—速度比原来提高了10倍左右，因此可以提前将设计方案送交制造(图2)。

来看一个静态功率分析的案例，在该案例中采用了一个在40nm级节点拥有2700万个实例的模拟/混合信号芯片。如果利用现有的生产流程，要完成分析将需要58个小时。而如果利用Voltus集成电路电源完整性分析解决方案，则可在8个CPU上同时进行分析操作，仅耗时6个小时就可以完成分析工作，速度提高了10倍左右，并且不会降低准确度。

该工具采用了分层结构，而且分析性能卓越，可以通过计算机网络进行计算而且容量非常大(最多可以支持10亿个实例)。例如，如果一台单机配有16个CPU，Voltus集成电路电源完整性分析解决方案可在这些CPU上同时进行分析操作。如果单机的数量不止一台，每台单机都有多个CPU，而且这些单机连接形成了一个网络，该工具仍然可以使用其多线程分布式处理技术支持快速电源分析计算。通过分层方法，工程师可以建立电源网络模型，这是设计层次中较低层的部分，目的是获取所关注的电源网络信息。这一模型减小了从顶层所看到的节点总数，鉴于此，与同类解决方案相比，工程师在分析过程中可以运行更多的设计实例(图3)。

在设计收敛方面，Voltus工具在早期底层规划和电源规划阶段对电源轨进行分析，以便通过布线布局、工程变更指令(ECO)和芯片与系统的协同设计分析在物理上对电源网络进行优化。在准确度方面，Voltus集成电路电源完整性分析解决方案采用SPICE级的轨矩阵解算法以及精确的电源网络电阻电容萃取和实例功率计算/分布。轨矩阵解算法较为复杂，可以在分布在多台设备上的几十个CPU上同时进行，提供大型电源网络的高准确度模拟。

整个签核流程的一部分

Voltus集成电路电源完整性分析解决方案是Cadence公司提供整个签核和设计收敛流程的一部分。该工具的作用与独立的电源签核工具类似。但它集成了很多其他组件，给设计工程师们提供了一个从芯片到系统的多产快速的设计收敛流程。

早期电源轨分析

在传统的设计流程中，工程师布完线之后，会进行电源签核分析，以评估电源网络设计方案的可行性。但是，如果在布完线之后才对设计方案的电源完整性进行分析，而且在分析之后发现了问题，则需要耗费更长的时间来解决问题，甚至可能无法解决。Voltus集成电路电源完整性分析解决方案可以避免上述问题，因为它同时还集成了Cadence Encounter数字实现系统，使设计工程师们可以将电源网络设计挪到物理实现的早期阶段。早期电源轨分析考虑了底层规划信息，以及电源网络金属元件的大小和位置。如果工程师必须将两个功能区块放到一起(而且两个区块均十分活跃)，则该集成解决方案可以提供关于如何实现最佳布线的指导建议。良好的早期轨分析结果将会推进电源签核，更快地汇聚，从而加快设计收敛。

现实环境中的峰值功率分析

如果像IR压降和电迁移这样的电源完整性问题没有得到解决，可能会导致硅故障。通过在现实环境中进行电刺激分析可以提高分析结果的准确性，特别是在长时间内考量芯片的行为，以及在活跃度增加的情况下观察峰值功率消耗发生的位置时更是如此。

Cadence公司Palladium平台提供的“深循环”动态功率分析(DPA)功能支持在现实环境中进行电刺激分析，得益于此，Cadence Palladium仿真技术与Voltus解决方案的结合能够实现高准确度的集成电路电源完整性分析(图4)。

统一的电子签核

时序对电源最为敏感。因此，如果电源网络实例中缺乏准确有效的电源值则会引发设计防护频带，也就增加了静态时序中的负面因素。由于Voltus集成电路电源完整性分析解决方案集成了CadenceTempus时序签核解决方案，设计工程师们就可以使用统一的功率和时序分析收敛系统。集成解决方案将静态时序分析的准确率提高了3个百分点，减少了时序中的负面因素，并且在芯片上生成了更符合现实使用环境的压降。

芯片-封装-印刷电路板协同仿真与分析

为了防止封装过程中的热崩溃以及在芯片上和在印刷电路板阶段出现的其他电源完整性问题，该工具集成了Cadence Allegro Sigrity技术，提供芯片-封装-印刷电路板协同仿真与分析功能。该集成解决方案提供了针对电源网络中芯片和电路板的准确分析，同时还支持像三维芯片那样的先进封装技术。通过同时使用这些工具，工程师们就能够加快系统级电源完整性分析和签核的速度(图5)。

总结

复杂度更高、耗时更长的电源完整性分析需要采用更高效的分析工具。人们对移动应用及物联网应用的需求对产品的上市周期和性能提出了更高的要求。通过使用先进的大规模并行算法、大容量分析(最多能支持10亿个实例)和分层结构，Voltus集成电路电源完整性分析解决方案的电源签核速度比同类解决方案快10倍。该解决方案集成了其他关键的时序分析、物理实现、仿真和封装工具，形成了一个签核生态系统，为业界提供了最快的设计收敛流程。