本课程主要讲了：VHDL结构体描述风格、rtl风格注意事项、敏感信号的问题、条件判断语句的注意事项 、多驱动与总线复用 、毛刺的消除。同步设计的概念、时钟质量的保证、路径延迟及其优化、时钟驱动的TestBench、异步设计高速设计的其他手段。
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