为今天的高速系统设计时钟定时电路不是一件简单的事情。不断提高的时钟频率、不断缩小的定时裕度和越来越紧张的电路板布局导致一系列的偏移、噪声、串扰及其他信号完整性问题。在今天的许多复杂系统中，设计师必须在电路板上分布多个时钟，以满足不断增长的子系统阵列的需求。同时，随着时钟网络的不断扩大以及传输线路不断加长，设计师必须支持差分信号，以最大限度地减少串扰和其他形式干扰带来的影响。

但是这样做的风险很大。由于系统中存在高速和分布广泛的信号，因此时钟树电路对系统性能、功耗、电磁辐射（EMI）和成本的影响很大。如果对其进行优化，则能为设计师带来效率、可靠性等方面的巨大好处。如果设计师不能有效地设计时钟电路，将可能导致产品无法在市场上获得成功。

过去，设计师们一直在依靠传统的基于分立元件的振荡器来满足其时钟树设计需求。然而，IC制造商最近已开始提供各种集成了传统的时钟功能单片硅定时器件。本文将回顾今天设计师在开发时钟定时电路方面遇到的挑战，并分析这些不同的元件是如何影响其设计的。

主要挑战

在这个新的系统设计环境中，设计师们想要实现无瑕疵而精确的时钟信号分布将必须面对一系列严峻的新型挑战。迹线的加长要求设计师特别注意负载间的迹线延迟的差别，并均衡系统支持的众多器件的设置和保持时间。数年前的时钟周期相对较大，偏移问题也许只是较为棘手而已。而随着时钟周期缩短至纳米级，延迟则很容易导致时钟遗漏或时钟周期反转。如果设置和保持时间受到影响，系统将进入亚稳态而变得不可靠。

同时，设计师还必须处理一系列与噪声相关的新问题，例如信号反射、地弹噪声(ground bounce)、信号串扰以及各个设计中潜伏的双时钟。如果这些问题没有被提前发现，将会给性能、信号完整性，甚至系统可靠性带来重大的影响。

抖动控制

不断提升的时钟频率和不断提高的时钟树设计复杂度使抖动控制变得尤为重要。定时不确定性是所有定时系统性能中都要考虑的重要因素，尤其是当数据速率达到数Gbps时。因此，今天的设计师需要花更多的精力来发现抖动源。更快的边缘速率和更高的切换电流，随同不断增加的时钟频率，增加了时钟域间的干扰的可能性。而且这也将导致一系列可加重抖动程度的问题，包括串扰、传输线的不正确端接和振铃振荡(ringing)。

在通信市场，新的行业标准对抖动控制提出了非常高的要求。设计师必须使用可提供足够裕度的定时元件来满足这些规范。同时，少数元件需要不断地集成更多功能驱使设计师不得不在大型ASIC或ASSP中将锁相环与其他电路集成在一起。而这样会增加定时电路的抖动。因此，随着对抖动控制要求的不断提高，迫使设计师将功能分开而将重要的定时功能移到外部定时IC上。

随着时钟树设计的复杂性和抖动控制重要性的不断提高，迫切需要设计师在开发早期就开始定义定时电路架构。尽早在开发前期解决这些问题，设计师就可以更轻松地修改设计以补偿抖动控制，减少重新设计并加速将产品推向市场。一些定时IC厂商现在还提供咨询服务以帮助设计师优化电路图和电路板布局。

EMI问题的处理

定时电路设计中的另一个重要考虑因素是EMI。当前设计使用的时钟频率越高，越容易违反针对传导和辐射的EMI标准。目前，已经出现了针对A类的工业和办公室设备和针对要求更严格的B类住宅和消费应用的一些主要标准。

作为系统中最高频率的信号，时钟生成和分布电路已成为EMI的主要来源。因为整个系统是在时钟率下同步运行的，处理器和总线活动产生的电源噪声也以时钟频率或谐波形式出现。因此，所有由数字交换引起的系统电源噪声都会保持与系统时钟同步。

当系统以低频率运行时，设计师可通过增加屏蔽、使用扼流圈、铁氧体磁珠或其他技术来解决这些EMI问题。但是这些技术一般都比较昂贵，而且耗费时间。

近几年，设计师已开始采用扩频技术来调节输出频率，以减少由时钟产生的峰值能量辐射，并符合新的EMI限制要求。这些技术可以用来降低由基波和相应谐波产生的EMI。事实上，扩频技术已经得到普遍应用。一些总线架构，例如PCI Express，已经在其文件中提出了明确的规范，以帮助设计师的设计符合规范。因此，现在许多的时钟合成器都带有扩频功能选项。

图1包含的DLP投影仪/TV应用详细描述了新一代时钟合成器可满足新兴需求的功能集成。该器件使用了25MHz晶振或基准时钟输入，可提供固定的48MHz和50MHz时钟输出。该合成器在50MHz CPU时钟上增加了扩频调制，以符合行业EMI标准。其典型的峰-峰抖动仅为+/-125ps。

图1：DLP投影仪/TV框图。

一些系统内的可编程合成器可对调制波形的频率、调制比和形状等扩频特性进行编程，以给设计师提供额外性能。通过允许用户连续改变调制的数量和速度，这些器件可以动态地修改系统，并避免昂贵的电路板重新设计。

定时电路的建立方法

过去，设计师一般都根据分立式晶振来建立定时电路。这种分立方法具有许多优点。它比基于硅的方法有更好的抖动性能。经过几十年的设计演变，这种分立式器件的使用可以为任何开发中的时钟电路提供一个成熟、可靠而屡试不爽的方法。大多数的工程师对此技术非常熟悉，无需任何额外的知识和培训都能建起合格的电路。

由于时钟走线总是电路板中最快的电路，分立元件的使用还为设计师的电路设计提供了巨大的灵活性。通过使用分立式元件，它们能够更容易地使振荡器接近于其驱动的芯片。这样能最大限度地缩短走线长度，改善噪声、干扰和EMI控制。

随着设计师转向更加复杂的系统设计和更高的频率(75MHz以上)，传统且熟悉的分立方法的优点开始逐渐消失。使用分立时钟源为运行更多时钟的系统建立时钟树正变得越来越复杂，工作量也越来越大。设计师必须花更多的时间来控制偏移和抖动。

同时，尤其是相对于新一代集成的硅定时器件而言，大型分立定时元件的使用与设计团队试图持续减小产品占位面积的愿望背道而驰。晶体和硅基8引脚MSOP振荡器的组合替代品大致与5x7mm表面贴装振荡器的占位面积相当。然而，增加了功能的硅基解决方案可代替相同大小的多个振荡器。

同样重要的是，这种分立方法会延长开发时间，并影响最终产品的上市时间。目前主流分立式晶体或振荡器的交货时间为12到16个星期不等。如果设计师需要特殊的频率或独特的配置，交货时间甚至会更长。

硅定时器件

十年多来，设计师们一直在用定制的时钟生成芯片代替振荡器和各种时钟分布元件。锁相环时钟发生器和低成本晶体经常可取代大批量消费产品中体积庞大而昂贵的金属罐腔式振荡器。

最近几年这种趋势在加速。当然，消费市场正从模拟向数字格式转移，以及通信行业宽带技术的不断实施，都在推动这一转变。但是这一转变在很大程度上得益于硅基方法固有优点的驱动。

硅定时器件的单位输出频率成本相当低。这些器件只需要较短的交货时间，上市时间也更快。通常，硅定时器件所需的交货时间只是分立式元件的一半左右。再加上容易重新编程，它们能够更快地满足非常规或定制应用的需求。

硅定时器件还具有制造和测试方面的主要优势。许多IC厂商现在可提供在线可编程时钟发生器，有助于设计师使用频率裕度来探究系统极限。如果用分立的方法，设计师必须使用某种可变频率源来代替振荡器才能完成任务。这种费时的过程往往需要使用一个外部发生器并对电路板重新布线，以注入测试时钟。但利用硅定时器件，设计师现在可以在软件中执行相同的功能。

典型的硅定时器件具有可选择乘法器，并可通过它们以不同电压驱动工作在不同频率下的多个时钟。该乘法器很精确——大多数可达到0ppm综合误差。这些器件可在单端LVCMOS/LVTTL或差分PECL/LVPECL/LVDS输出生成输出频率。

单个硅定时器件的跨应用能力可为库存管理带来巨大优势。随着系统设计复杂性的持续增加，设计师必须在受控偏移和抖动输出不断增加的前提下支持更多的频率。设计师们再也不用通过存放不同的分立元件来满足不同频率的要求，现在只需库存硅基定时器件，用引脚选择功能来改变时钟，或在某些情况下，重新在非易失性存储器中编程器件寄存器就可以了。

通过将多种功能集成到单个芯片中，硅定时器件还可提供产品占位面积方面的主要优势。图2中的机顶盒设计就是一个很好的例子。在一个典型的配置中，机顶盒可能需要一个压控晶振（VCXO）模块、一个振荡器、四个晶体和一个零延迟缓冲器。利用新一代硅定时器件，设计师只需一个集成的VCXO时钟合成器和一个晶体就可以满足相同的要求。这将有助于设计师将时钟元件总数从七个减少到两个，同时将元件成本从2.5美元降低到1.5美元。此外，使用多个元件还会对设计的可制造性及系统可靠性带来负面的影响。

图2a：典型的配置的机顶盒框图。

图2b：使用新一代硅定时器件的机顶盒框图。

本文小结

随着系统架构的复杂性和速度的持续增加，精确的时钟定时电路的开发将变得越来越困难。偏移和噪声问题将严重威胁信号的完整性和可靠性。因此解决这些问题将在系统整体性能中起到关键作用。为应对这些挑战，设计师们必须很好利用不仅可提供最大灵活性和性能，而且能够帮助他们控制系统复杂性和成本的时钟管理和定时器件。