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应用于无线传感器网络2. 4 GHz的低噪声放大器设计

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简介：本文设计的低噪声放大器，工作在2. 4 GHz频段上，采用SM IC 0. 13μm RF CMOS工艺设计。如何在限定功耗的前提下尽可能实现输入输出功率匹配以及提高低噪声放大器的噪声性能成为设计中的最大挑战。

某些场合的通信不能依赖于任何预先架设的网络设施，而是需要一种能够临时快速自动组织网络的移动通信技术。因此、传感器网络将逐渐引领人类步入“网络即传感器”的传感时代。

低噪声放大器LNA （ low noise amp lifier）是射频接收前端的主要组成部分。由于位于接收前端的第一级，直接与天线相连，所以它的噪声特性将对整个系统起着决定性作用。同时，天线接收的信号一般很弱，所以低噪声放大器本身必需提供足够的增益放大信号，并把有用的信号完整地传输到下一级。

本文设计的低噪声放大器，工作在2. 4 GHz频段上，采用SM IC 0. 13μm RF CMOS工艺设计。对于射频系统，尤其是应用于无线传感器网络节点中的模块，功耗是必须首先考虑的问题。在此基础上放大器需提供足够的增益以及低噪声系数，并且满足一定的带宽、线性度以及稳定度。但是最小噪声系数与最大增益是不可能同时得到的。因此，如何在限定功耗的前提下尽可能实现输入输出功率匹配以及提高低噪声放大器的噪声性能成为设计中的最大挑战。

1低噪声放大器设计

1. 1电路结构

本文采用的低噪声放大器电路结构如图1所示。

图1低噪声放大器原理图

该低噪声放大器主体电路采用共源共栅的差分结构，由于共栅级电路的输入阻抗很小，抑制了共源级的电压增益，从而遏制了密勒效应，提高了反向隔离度，同时使输入阻抗受共源管M1、M2 栅漏间电容以及后级电路影响变小，使放大器稳定性增强。

在该结构中，片内电阻R1、R2 分压产生偏置电压Vbias ，通过Rg1、Rg2加在共源管M1、M2 栅极，为其提供直流偏置。为了保证较低的噪声系数， Rg1、Rg2应选取阻值较大的电阻，以隔离偏置电路中电阻R1、R2 带来的噪声。晶体管M3、M4 为共栅MOS管。

片内源极电感Ls1、Ls2以及M1、M2 栅源间附加电容Cex1、Cex2配合栅极片外电感Lg1、Lg2 ，实现低噪声放大器的输入匹配。电感Ld1、Ld2分别和电容Cd1、Cd2并联，再分别与Cd3、Cd4串联，实现低噪声放大器的输出匹配。

分析图1所示差分共源共栅放大器的半电路工作状态，对于工作于饱和区的MOS管有：

为保证低噪声放大器满足较小的噪声系数，放大电路中的MOS管的栅长应尽量选择最小值，本工艺最小栅长为0. 13μm，所以，共源管M1 和共栅管M3 的栅长L1、L3 皆设为0. 13μm。在此情况下，改变共源管和共栅管的栅宽W1、W3 ，可以调整M1、M3的跨导gm1、gm3。根据共源共栅电路性质可知，改变共源管和共栅管的跨导可以改变放大器的增益。本次设计采用1. 2 V电源电压供电，为了保证一定的线性度，以及确保M1 栅源电压Vgs1大于阈值电压Vth （本工艺的Vth约为430 mV），选择直流偏置电压Vgs1为600 mV。对于工作于饱和区的MOS管，其漏极电流Id 表示为：

本次设计要求功耗限制为8 mW，在偏置电压Vgs1以及各工艺参数都已确定的情况下，共源管M1和共栅管M3 的栅宽W1、W3 决定了该放大器的工作电流Id ，即决定了放大器的功耗。设计时，在保证增益的前提下，调整W1、W3 ，仿真得到半电路工作电流约为3 mA，即总电流约为6 mA，满足指标要求。

该低噪声放大器增益控制电路采用信号加成模式，增益控制MOS管Mc1、Mc2由VC1控制，Mc3、Mc4由VC2控制。在半电路中，通过改变Vc1可以改变Mc1的通断，在Id1不变的情况下，则可以改变流过M3 电流Id3。而工作在饱和区的M3 管的跨导gm3可以表示为：

所以改变Id3可以改变gm3 ，进而实现放大器增益的改变。

1. 2输入匹配

图1所示低噪声放大器输入端半电路及其小信号等效电路如图2所示。

图2输入端电路结构及小信号模型

首先考虑输入端未接入M1、M2 栅源间附加电容Cex1、Cex2时的情况。通过输入端电路小信号模型分析得放大器输入阻抗为：

为了得到最小的噪声系数，源阻抗最佳值（最佳噪声源阻抗） Zop t应满足：

其中，α为共源管跨导与其源漏电导的比值。δ为一常数，γ为一系数，在长沟道器件中，δ的值约为1. 33，γ的值约为0. 67，在短沟道器件中，这两个值都会因为短沟道效应而变大。定义c为栅噪声与漏噪声相关系数，其值一般为0. 395 j，为一纯虚数，反映了栅和沟道间噪声引起的的容性耦合程度。

源级电感Ls 和栅极电感Lg 不会导致最佳噪声源阻抗的实部发生变化，而仅对电抗部分产生影响。

要实现功率和噪声同时匹配，必须使输入阻抗Zin和最佳噪声源阻抗Zop t共轭匹配，令Zin = 50 Ω，则有：

即：

式（6）中有4个方程， 4个未知数，只有一组解，即功率匹配和噪声匹配同时满足时，功耗（ Id ）是确定的，不可以优化。而在限定功耗的情况下，功率匹配和噪声匹配则不可能同时满足。

于是在电路设计中就需要在噪声匹配和功率匹配中进行折中。下面引入M1 管栅源间附加电容Cex ，这样，输入阻抗变为：

最佳噪声阻抗Z ′ op t表示为：

这样，为了使功率和噪声同时匹配，令Zin =Z ′ op t*= 50Ω，得到：

式（ 9）中有4个方程， 5个未知数，则可以限定任何一个参数，再优化其它参数。所以，在功耗（ Id ）限定的情况下，仍然可以进行功率噪声匹配。引入Cex后，通过调整Cex ，首先可以使最佳噪声源阻抗Z ′op t实部为50Ω。

再选择Ls ，使电路满足Re ［ Z′in ］ = Re ［ Z ′op t ］ =50Ω。根据式（8）、式（9）可以推出：

式（10）指出，选取的Ls 的电感值在引入Cex后亦可以比没有连接Cex时有所降低。Ls 为源极负反馈电感，由于电感中的寄生电阻影响以及该电感本身的负反馈性质，低感值的电感可以做到更好的噪声系数。

最后，调整片外电感Lg ，使谐振频率为ω0 （设计要求ω0 为2. 43 GHz），ω0 表示为：

由于Cadence工具的局限性，仿真S参数时无法显示Sop t曲线，噪声匹配很难做到最优。在实际设计过程中，当共源管M1、M2 宽长比以及其偏置电路都已经确定时，可以通过扫描Cex参数，比较最小噪声系数NFmin ，选取其最佳值。当最小噪声系数NFmin确定后，再通过进一步调整Cex ，尽量满足功率匹配。在此过程中，必须同时关注噪声系数NF和最小噪声系数NFmin的变化，最后通过比较，选择折中的优化结果，确定恰当的Cex和 Ls、Lg 值。

1. 3输出匹配

电路输出端通过漏极电感并联、串联电容的结构实现阻抗匹配。漏极电感的选取对低噪声放大器的性能有较大影响。电感值的大小直接影响放大器的增益。较大感值的电感可以增加LC并联谐振电路的等效阻抗，从而带来更高的电压增益。但是大电感的自谐振频率较低，而射频电路要求的工作频率却很高。同时，大电感也会占用更大的芯片面积，引入较大的噪声。而且，当电感值过大使放大器输出阻抗实部超过50Ω时，必需通过在输出端并联电感或增加源极跟随器等缓冲电路的方法才能将输出阻抗匹配到50Ω。如果直接并联电感，则会使输出端直流短路，要解决这个问题，则必须串联一个大电容后再将此电感并入电路，对于整体设计来说，引入了更多的无源元件，一方面大大影响了电路性能，另一方面也占用了更多面积。而增加一级缓冲电路，则会增加放大器的额外功耗。对于无线传感器网络节点中的模块，这两种方法都不可行。因此，具体设计时，需选取恰当的电感，既能保证应有的增益，又可以使输出阻抗实部在 50Ω附近。

由于该电路结构具有较高的隔离度，输出端阻抗的调整对输入端影响不大，可以在输出端单独进行匹配。具体设计过程中，可以首先在输出端只连接漏极电感Ld ，通过仿真其S22参数，仿真其对应频率2. 43GHz下的输出阻抗。然后对照Smith圆图，先并联电容将输出阻抗实部调整到50Ω，再通过串联电容，将输出阻抗虚部调整到0。这样，最后可以将输出阻抗匹配到50Ω，实现输出端功率匹配。

2低噪声放大器的版图及后仿真结果

本次设计的低噪声放大器版图如图3所示，芯片面积约为： 735μm ×780μm。因为电路为对称结构，所以在版图的绘制上也需注意对称性，这样有利于提高电路性能。芯片左侧为SGS焊盘，用来接入差分输入信号。芯片右侧为SGS焊盘，用来接差分输出信号。芯片上下端各为三针直流焊盘，用来提供增益控制信号Vc1、Vc2 ，对称的电源Vdd以及对称的地Gnd。在焊盘组间空隙处，增加了电源Vdd到地Gnd的滤波电容组滤除电源Vdd上的纹波，旁路外界干扰，这种结构可以在最大利用版图面积的同时进一步提高了电路性能。