先不考虑容错性等问题，单纯的考虑实现功能。
assign start=echo_reg1&~echo_reg2; //posedge
assign finish=~echo_reg1&echo_reg2;//negedge
reg echo_reg1,echo_reg2;
always @(posedge clk)
begin
if(!rst_n)
begin
echo_reg1<=0;
echo_reg2<=0;
end
else
begin
echo_reg1<=echo;
echo_reg2<=echo_reg1;
end
end
parameter idle=2'b00;
parameter state1=2'b01;
parameter state2=2'b10;
reg [1:0]state;
always @(posedge clk)
begin
if(!rst_n)
begin
state<=idle;
cnt<=0;
end
else
begin
case(state)
idle:begin
if(start)
state<=state1;
else
state<=idle;
end
state1:begin
if(finish)
state<=state2;
else
begin
cnt<=cnt+1'b1;
state<=state1;
end
end
state2: begin
cnt<=0;
distance_reg<=cnt;
state<=idle;
end
default: state<=idle;
endcase
end
end
工程文件地址：http://www.eeskill.com/file/id/25916
注明：工程中还使用了一个除法器，数码管前六位表示cm，后面为尾数，可以忽略。（十六进制）
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