此程序会产生锁存器，经过综合之后，其RTL级电路如下：
module Ver(
din,dout);
input [7:0] din;
output[7:0] dout;
reg[7:0] dout;
always @ (din) begin
if(din > 127)
dout <= din;
end
endmodule
如图所示，电路中产生了7个锁存器。
当修改程序，将锁存器去掉后，程序修改如下：
if(din > 127)
dout <= din;
else
dout <= 0;
end
其RTL级如下图所示：
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