0 引言

在高速数字系统中，随着电路速率和时钟频率的不断提高，高速信号经过互连线时会产生延迟、反射、衰减和串扰等一系列信号完整性问题。当前，信号完整性问题已成为高速数字系统设计是否成功的关键问题之一，尤其对于传输速率达几百Mb／s甚至数Gb／s的高速数字信号更是如此。

低电压差分信号传输(Low Voltage Differemial Signaling，LVDS)是20世纪90年代才出现的一种新型的适用于高速数据传输的的接口技术，最早由美国国家半导体公司提出，在信号完整性方面有良好的性能，可确保铜导线能够支持千兆位以上的数据传输。这种技术的核心是采用极低的电压摆幅高速差动传输数据，可以实现点对点或一点对多点的连接，并具有低功耗、低误码率、低串扰和低辐射等特点，在计算机、通信设备、消费电子等方面得到了广泛应用，并通过TIA／EIA的确认，成为该组织的标准(ANSI／TIA／EIA-644)。

在实际应用中，往往需要一些设计规则来指导高速电路的设计以确保可靠的数据传输，从而有效运用LVDS技术。迄今为止，仍然有很多方面需要进一步深入研究，如端接便是LVDS在信号完整性方面一个突出的问题。研究者也在不懈努力以寻求好的方案，如D.Chowdhury等对PCB上的高速LVDS信号的级联的差分端接技术深入分析，V.Adsure研究讨论了如何通过嵌人式的边缘端接来提高电路板的信号完整性，尤其是在宽频内谐振点的阻抗问题。

另外，过冲也是应用和可靠性测试中不能准确定位的一个信号完整性因素，常会引起系统性能的永久性下降，而且发现互联问题的仿真是很费时的，也很难提取到准确的寄生参数。M.Nourani等便提出了一种在高速片上系统互连中发现和测量信号过冲的方法，以提高系统的可靠性。

1 LVDS基本原理和特点

LVDS的工作原理如图1所示。驱动器由一个恒定电流源(通常为3.5 mA)驱动一对差分信号线组成，接收器有很高的DC输入阻抗，几乎不会消耗电流，与传输线阻抗匹配的终端电阻(约为100 Ω)跨接在两条差分信号线上，并尽可能靠近接收器输入端，绝大部分的驱动电流将流经100 Ω的终端电阻，并在接收器输入端产生大约350 mV的压降。当驱动状态反转时，流经电阻的电流方向改变，于是在接收端产生了一个有效“0”或“1”的逻辑状态。

LVDS技术在速度、噪声／EMI、功耗、成本等方面有着众多优点：

高速传输能力 LVDS驱动器能以超过155.5 Mb／s的速度驱动双绞线对，距离超过10 m。ANSI／TIA／EIA-644标准中就推荐了655 Mb／s的最大速率和1.923 Gb／s的无失真媒质上的理论极限速率。

低噪声 因为低电压摆幅、低边沿速率、奇模式差分信号以及恒流驱动器，LVDS产生的电磁干扰低。当差分传输线紧耦合时，噪声抑制能力更强。

低功耗 LVDS器件用CMOS工艺实现了低的静态功耗；恒流源模式驱动设计降低系统功耗，并极大地降低了ISS的频率成分对功耗的影响。

节省成本 LVDS器件用低成本的电缆线和连接器件就可以达到很高的速率。LVDS产生极低的噪声，噪声控制和EMI等问题也迎刃而解。

集成能力强 由于可在标准CMOS工艺中实现高速LVDS，因此用LVDS模拟电路集成复杂的数字功能是非常有利的。

此外，由于是低摆幅差分信号技术，其驱动和接收不依赖于供电电压，因此，LVDS比较容易用于低电压系统中而保持同样的信号电平和性能。LVDS内集成的串行化器和解串行化器使它能在一个芯片上集成许多通道。差分信号能承受高电平的切换噪声，因而能用大规模数字电路进行可靠的集成。无论其传输介质是电缆还是PCB走线，都必须与终端匹配，以减少不希望的电磁辐射，提供最佳的信号质量。LVDS接收器具有高度的安全性，当输入引脚均处于浮动状态时，接收器的安全功能可以防止输出出现振荡。LVDS不需要地平面或电源平面的连续性和完整性。

2 LVDS应用与实例仿真

由于LVDS的良好性能和不断发展，各种新的技术已不断衍生出来，并得到进一步发展扩大。BLVDS(Bus LVDS)是基于LVDS技术的总线接口电路的一个新系列，专门用于实现多点电缆或背板应用。它不同于标准的LVDS，能提供增强的驱动电流，以处理多点应用中所需的双重传输。MLVDS(MultipointLVDS)则是一种新型的LVDS信号传输方法，它改进了噪声容限，为真正多点特性提供了一个完整的补充。GLVDS(Ground Referenced LVDS)是一种发展中的标准尚未确定的新技术(已提交给JDEDC，电子工程设计发展联合会)，除了它的驱动输出电压偏移更接近于地以外，其信号和LVDS是相似的。

LVDS技术支持电路板内的数据传输，也可确保电路板、模块、机架、机柜或机箱与机箱之间进行数据传输。LVDS产品包括接口线路驱动器和接收器、LVDS-LVDS信号调节器、LVDS-LVDS开关／多路切换／中继系统、LVDS串行／解串器、平板显示器(FPD)链路显示解决方案以及设有高速数字接口的模拟／数字转换器等。LVDS系统的设计要求设计者应具备超高速设计的经验并了解差分信号的相关理论。LVDS应用中也应该注意一些问题：如至少使用4层PCB板；电源层和地层应使用粗线，不要使用50 Ω布线规则；使用与传输媒质的差分阻抗和终端电阻相匹配的受控阻抗线等。

近年来，一些研究者在信号完整性方面对LVDS应用进行了深入研究，如V.Bratoy等对一种新的用于高速IC的LVDS输出缓冲器进行了详细分析，并讨论了三种最省电的配置的可能的理论结构，在1 GHz的时钟频率仅消耗6.3 mA的电流，而供电电压不变。A.Boni设计了完全符合LVDS标准的Gb／s的I／O接口电路，在输入端。用最小共模和差分电压，接收器能实现允许1.2 Gb／s的两倍增益的折叠共源共栅结构。文献[8]则提出了一种能抑制SSN的数字化LVDS驱动器，同时能极大地减小功耗和面积以及地弹和抖动。文献[9]通过优化传输路径中部分耦合线段的宽度来改善LVDS中由于必要的过孔而造成的不连续问题。

文献[10]预加重、合并开关电流源，提出了一种可工作在1.8 V电压下LVDS高速驱动模型及其电路设计，在极低的功耗下传输速率可达1.5 Gb／s。本文就差分对的端接、线长和间距等几个关键因素对LVDS的高速传输进行探讨。

下面的仿真实例中，使用六层板，总厚度62.5 mil，差分微带线0.5 oz，线宽6 nail，线长12 in，间距6 mil，延迟1.755 ns，电源和地为1 oz，电源平面和地平面分别离顶层和底层均为10 mil，介质为FR4，时钟频率200 MHz，并考虑边缘耦合，求得传输线特性阻抗91.6 Ω，采用美国国家半导体的4路3 V差动式LVDS线路驱动器DS90LV031ATM和接收器DS90LV032ATM，利用软件可得端接匹配电阻为124.5 Ω。三种不同端接情况的差分信号有损传输的仿真结果如图2～图4所示(“△”为驱动端，“○”为接收端，图中只显示差分信号的其中一个，另一个与其极性相反)。

由仿真图中容易看出，端接匹配(124.5 Ω)时性能良好，而在端接为传输线特性阻抗(91.6 Ω)时，由于过阻尼所以表现为上升较缓，当端接这两倍传输线特性阻抗(183.2 Ω)时，由于欠阻尼所以表现为过冲现象(包括上冲和下冲)。

这也证实了有些设计者在应用中要用一倍或两倍特性阻抗来进行端接的错误观点。根据传输线理论，当阻抗不连续时，信号沿传输线传输就会有反射产生，反射的结果将造成过冲，反射的大小与阻抗失配的程度有关，阻抗失配越大，反射就越大。

一种基于实验数据的经验匹配的近似方法，对于FR4材料的边缘耦合微带线，差分阻抗近似为：

其中：Zdiff为差分阻抗，单位为Ω；Zo表示未耦合时的单端特性阻抗；s为信号线的边沿间距，单位为mil；h表示信号线与返回路径平面间的厚度。

在保持其他参数不变的条件下，当长度分别为18 in和50 in时的仿真结果如图5，图6所示，间距分别为12 mil和18 mil时的仿真结果如图7，图8所示。

由仿真结果可以看出，随着长度加大，延迟和损耗增加，但在18 in和50 in时的波形差异甚大，长度为18 in时性能良好，而在50 in时却存在很大的过冲现象。间距增加时，每条信号线的特性阻抗会因为彼此之间的耦合而增加。当间距为12 mil和18 mil时，传输线特性阻抗分别为92.5 Ω和92.7 Ω，此时端接匹配电阻对应为149.9 Ω和162.8 Ω。间距越大，差分传输线对的线间耦合越弱，线上的电压幅值增加，但同时就越容易受到突变和不理想信号的影响。在LVDS的应用中，差分对的长度、间距和端接之间关系密切，采用科学合理的方案对有效利用LVDS技术，保持它在信号完整性方面良好的性能有着非常重要的作用，而且也是十分必要的。

3 结 语

LVDS凭借其众多的优点已成为目前高速数字电路中的一项重要传输技术，应用也日益广泛，但其合理的端接方案并未得到完全合理的解决，差分线的长度、间距与其之间也有着密切的关系，同时损耗、串扰、辐射等因素也会影响其数值，科学、有效的决策方案将会使LVDS技术在高速数字系统中拥有更广阔的应用前景。