为以硬件方式高速实现AES密码算法，缩短整个芯片的关键路径，基于一种改进AES密码算法，在算法级对电路实现进行优化，将AES密码算法中字节代替变换与列混合变换进行合并，以查找表的方式实现这两种变换的一步变换。在支持密钥长度为128 bit、192 bit和256 bit AES算法的同时，支持分组密码工作中的ECB，CBC模式，提高了分组密码不同级别的安全性。在0.13 μm CMOS工艺下，用Verilog硬件描述语言进行综合，仿真结果表明最高时钟频率可以达到781 MHz，在密钥长度分别为128 bit、192 bit和256 bit时，最大数据吞吐率分别可以达到9.9 Gb/s、8.3 Gb/s和7.1 Gb/s，占用面积38.5 KGates。
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