内在可编程的硅MEMS时钟振荡器架构能够帮助采用FPGA的系统设计人员解决许多难题。这种微型机电系统架构能够轻松整合一些其它功能，如：用于消减EMI 的扩频时钟、用于消除抖动的数控振荡器以及高速应用中的失效保护功能。

频率选择

一般系统需要一系列时钟频率。其中一些是标准频率，这种标准化可能是出于对行业规范强制要求的考虑（如：PCI Express要求的100MHz 频率），也可能是由于得到了广泛的应用（如：用于SATA 的75MHz 或用于PCITM 的33.333 MHz）。上述频率与 I/O接口关联在一起，以确保实现互操作性，因为接口两侧可能不属于同一系统。与此相对，用户可选择用于驱动处理器、DSP和状态机引擎的时钟频率，以优化速度、功率或资源占用。

在进行速度优化时， 应以最高时钟频率来驱动处理引擎，以使每秒运算次数达到最高。但是，时钟周期抖动必须足够低，以确保最小时钟周期大于设计的临界时序路径，否则有可能出现逻辑错误。频率选择的常用方法是采用内部FPGA PLL对来自标准外部参考振荡器的高频时钟进行综合。此方法只有在内部 PLL 具有高频分辨率和低抖动时才有效。

某些FPGA集成了内部低噪声分数PLL，可满足所有这些要求。在这种情况下，可以采用简单的外部振荡器参考。不过，许多情况下FPGA会采用带有环形VCO和整数反馈分频器的PLL来综合不同频率。这种PLL小巧灵活，比较容易设计和控制，而且功耗极低。不过，使用此类内部PLL时很难同时实现高分辨率与低抖动。

图 1 为整数 PLL 的一般架构。对PLL 输出频率的编程需综合采用预分频器 （P）、反馈分频器 （M） 和后分频器 （N）来完成，如下式所示：

PLL反馈环路形成一个限带控制系统。输出周期抖动主要取决于参考时钟相位噪声 （PNIn ） 和内部 VCO 相位噪声（PNVCO），如下式所示：

输入参考时钟相位噪声和VCO相位噪声与输出相位噪声息息相关，分别通过低通滤波器和高通滤波器响应来体现，如表达式中的Hin和HVCO。HVCO与Hin的截止频率直接相关。图 2 说明了典型二阶PLL中Hin与HVCO的相互关系。最高PLL带宽取决于相位检测器的更新速率。大部分实际PLL 的最高实际带宽极限如下式所示：

例如，如果PLL输入频率是40MHz并且P=40，则最高实际PLL带宽是100kHz。