随着半导体工艺的迅猛发展，器件的上升沿越来越短，而总线越来越宽，高速设计仿真和分析需要贯穿产品的整个设计过程，高速电路设计成为我们在设计电路时必须要解决的问题。而高速设计所面临的信号完整性问题（包括信号过冲和下冲、信号振铃回绕、信号延迟、信号串扰、接地反弹等），成为利用传统设计方法进行设计的一个瓶颈。

通常如果数字逻辑电路的频率达到或超过45MHz~50MHz，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量，就称为高速电路。实际上，系统的高速问题并不能只从信号的频率去考虑，当信号的互连延迟大于边沿信号翻转阀值时间的20%时，板上的信号导线就会呈现出传输线效应，即连线不再是显示集总参数的单纯导线性能，而是呈现分布参数效应。这种设计即为高速电路设计。

本文以一个高速图像处理电路为例，说明在高速设计中如何解决信号完整性问题。我们研制的高速图像处理电路，用于对成像器传送来的图像进行处理，完成对图像中目标的自动跟踪，并且要保证图像处理的实时性。

该信号处理器所要处理的图像大小为256×320，每幅图像共有81920个像素，每个像素的灰度值由一个8位的字节表示，共有256种灰度等级。即一幅图像数据量为80KB。成像器每秒采样50帧图像，这就要求硬件平台在20ms甚至更短的时间内处理完一幅图像。在本设计中我们选用了TI公司的TMS320C6701高速DSP作为主处理芯片，其工作主频为160MHz。跟踪算法要求较大的片外存储空间来保存图像帧数据，故需要较大容量的高速SDRAM作为片外存储器，SDRAM要工作在1/2主时钟频率即80 MHz的频率下。

数据及地址线拓扑结构的确定及信号完整性分析

由于该电路板需要具有较高的可靠性、抗干扰性以及电磁兼容性。如果完全凭经验靠技巧很难保证制板的成功，必须借助先进的EDA工具。

此系统中工作频率较高的部分为DSP和SDRAM，DSP核心工作在160MHz，SDRAM工作在80MHz。因为DSP的内部高频对其他器件没有影响，而DSP与SDRAM之间的连接为无缝连接，这些信号完整性好坏直接影响着DSP能否对SDRAM进行正常存取。由图1可看出DSP的外部存储器接口中的数据总线和地址总线要连到SDRAM、FLASH MEMORY、双口RAM存储器。如果直接将数据总线和地址总线连到这三种器件上，在用Cadence的高速仿真工具SPECCTRQuest进行仿真时发现，无论如何布局数据线和地址线的信号波形都不好，图1和图2分别为器件直接相连的拓扑结构和仿真波形图。

图1， 器件直接相连的拓扑结构

图2， 器件直接相连的仿真波形图

经过分析发现，FLASH MEMORY与双口RAM存储器，需要通过CPLD对地址线进行译码后，产生控制信号完成对这两种存储器的读写，整个读写周期较长。而DSP与SDRAM为无缝连接，数据线、地址线以及控制信号直接连到SDRAM上读写周期较短，这样就造成了数据线上的信号不理想。于是在设计中我们将DSP的地址线、数据线、控制线经SN74LVCHR162245驱动后再连接到FLASH MEMORY与双口RAM存储器上，经过仿真表明，信号波形得到很大的改进。图3和图4分别为改进布局后数据线的拓扑结构和仿真波形图。

图3， 改进布局后数据线的拓扑结构

图4，改进布局后数据线的仿真波形图

通过进一步规划数据及地址总线的拓扑结构，可以使从两片SDRAM的反射信号相互抵消，图5和图6别为改进后布局过程中较好情况下某数据线的拓扑结构和仿真波形，从图中可看出采用这种拓扑结构，能得到较好的波形。

图5，较好情况数据线的拓扑结构

图6，较好情况数据线的仿真波形图

至此，关键的高速数据、地址信号线仿真波形已经比较理想，为解决过冲较大的问题，需加入串接电阻（用扫描方法选择较合适的阻值）便可改进。

时钟线拓扑结构的确定及信号完整性分析

SDCLK是从DSP发出接入SDRAM的关键时钟信号，为80MHz的时钟信号。只有保证该信号的信号完整性，才能确保对SDRAM的正确读写。经仔细规划时钟信号，确定其拓扑结构。图7和图8分别为SDCLK的拓扑结构及仿真波形图。

图7，SDCLK的拓扑结构

图8，SDCLK的仿真波形图

在高速PCB设计中，通过对时序、信噪、串扰和电磁兼容等多方面因素进行分析，可以使设计师在进行实际的布局布线之前对系统的时间特性、信号完整性和EMI等问题作最优化设计。通过运用先进的仿真软件，对关键信号的多种拓扑结构进行仿真，依据仿真波形的好坏，确定其最佳的拓扑结构，避免了利用传统的电路设计方法，只有依靠设计者的经验确定关键信号的布线及拓扑结构，保证了制板的一次性成功。