过去10年，先进IC节点的设计规则手册从几十页的小册子扩充为几百页的一本书。这种扩充源自于图层数量的大幅增多（有11层或更多金属层的情形也不稀奇）、各层检查项目的增多、以及这些检查复杂性的大幅增大。这对模拟和定制化IC设计工程师有着巨大影响，一方面他们要努力优化设计达到最佳性能，同时必须确保设计版图符合规则。

客户挑战：缩小验证差距

定制化设计的流程一直是以反复的方式进行的——绘制一部分版图、检查版图的DRC、LVS及功能验证、修正错误、然后重复这个过程，直到所有DRC错误都得到修正（图1）。当DRC检查很简单时，这一步很安全，并且不怎么妨碍从构建版图到原理图的过程。

图1.传统的设计-检查-修正循环。

然而，随着设计规则数量和复杂性的增加，定制化设计工程师不再能够有效率的记住所有的设计规则。这样，每次循环的动作都可能带来新的DRC错误。花在“修正”原始版图上的时间就增加了，这样，版图工程师就没有更多时间用于绘制最佳版图，从而获得最佳的性能和面积。事实上，从事32nm及以上节点设计的设计团队都发现，要得到一个完全没有DRC错误的高品质版图，困难程度是越来越高。

定制化设计工具包含多种内建DRC工具，辅助版图工程师放上多边形。在这些“工具内”DRC检查程序里最著名的是Cadence的DIVA工具，但所有的定制化工具都具备相似的功能，比如SpringSoft的Laker工具有“基于规则的设计”，Synopsys的Custom Designer有Smart DRD.

尽管所有这些工具都有着类似的功能，但没有一款能涵盖全部签核DRC检查，也没有一款得到晶圆代工厂的签核资格认可。随着签核文件（deck）与LEF、内建DRC检查工具的能力之间的差距越来越大，版图工程师得到干净的设计需要耗费的时间越来越多，而花在新版图上的时间越来越少。定制化设计团队被迫在下面三种鸡肋方案中进行选择：

1.他们可以对设计进行少一点优化——达到“DRC干净”的版本就打住。因为“版图品质”难以衡量，采用这种方法“失去机会”成本尽管现实，却不太好定量确定，但在未来某个时间会出现潜在的性能问题。设计者知道将来一定会有后果，但不知会在何时何处出现。

2.他们可以花更长时间来完成版图。然而，随着里程碑日程表的流逝，对设计团队和公司的潜在影响会变得明显。对于珍爱自己工作的工程师来说，这条路很危险。

3.他们可以雇佣更多工程师。虽然这种方法可以让公司一切如常地维持，即使采用低成本的资源，但它却是一种代价高昂、而结果并不确定的选择。更多工程师不是总能确保更快或更好的设计。