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对自己的设计的实现方式越了解，对自己的设计的时序要求越了解，对目标器件的资源分布和结构越了解，对EDA工具执行约束的效果越了解，那么对设计的时序约束目标就会越清晰，相应地，设计的时序收敛过程就会更可...
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FPGA学习需要注意的几个重要问题
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在FPGA TDC设计的时候遇到一个问题，即逻辑单元的输入端口似乎被取反了。
02-23 11:37by
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所谓异步复位同步化，就是我们通常说的异步复位同步撤除。
02-23 11:35by
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问题1：刷新周期；问题2：tRAS问题
02-23 11:33by
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VHDL和Verilog HDL是逻辑设计两种比较流行的硬件描述语言，业界一直没有停止对二者优劣的争议，对于初学者往往纠结与这些争议，从而徘徊在选择何种硬件设计语言的十字路口，笔者这里不在试图给出...
02-23 11:08by
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之前介绍了本人研究如何使用TCL脚本来存取二进制文件，这是因为我们在具体项目中实际使用得到，今天就给大家介绍下如何使用。
02-23 10:53by
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altera的programmer的脚本命令，即quartus_pgm，和我们在虚拟JTAG里面使用quartus_stp命令类似，我们可以建立批处理来自动启动这个工具。不同的是，这个命令不像qua...
02-23 10:50by
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前面介绍到使用cmu通道来实现transceiver功能，必须使用用户逻辑来实现pcs功能。图1是StratixIVGX器件Transceiver的数据路径框图，上半部分灰色是发送通道的数据路径，下...
02-23 10:41by
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之前一直将这种RAM和FIFO的操作等同了，其实二者的数据读取还是有区别的，FIFO在读请求有效的下一个时钟即有数据输出；而单口RAM是在地址有效的下下个时钟周期才能得到读取的数据。
02-23 10:39by
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产品最终需要测试Start信号是否能够同时到达所有的FPGA，如图1所示，所以需要在SEP的FPGA中实现该测试功能。
02-23 10:32by
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由于QII12.1不支持CycloneV，所以下载了最新的QII14.1,。安装的时候遇到了下面的问题。
02-23 10:30by
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Altera的SoC FPGA启动过程总体可以使用上图来概括，fpga和arm的配置和启动又可以分为3种不同情况（Xilinx似乎只有一种情况）。分别是fpga和arm彼此独立配置和启动、FPGA先...
02-23 10:19by
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今天在跑例程的时候，使用随板附带的批处理下载配置文件的时候出现了一个问题。
02-23 10:11by
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本文简单讲述如何利用System Console工具来对SoC设计硬件进行调试，这里假设FPGA硬件已经搭建完成（Altera合作伙伴的各家开发板，也包括Altera自己的开发板都有典型的Golde...
02-23 09:59by
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这一章中我们要讲的内容是，如何开始采用一个或多个数字信号处理芯片对输入信号(数字信号)进行分析、处理。
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存储器的类型将决定整个嵌入式系统的操作和性能，因此存储器的选择一个非常重要的决策。
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本文介绍TMS320C5409与存储器的接口设计方案。
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