为提高8B/10B编解码的工作速度和简化逻辑方法，提出一种基于FPGA的8B/10B编解码系统设计方案。与现有的8B/10B编解码方案相比，该方案是一种利用FPGA实现8B/10B编解码的模块方法，接收模块在收到外部发送的并行数据时，通过直接查找映射的方法转换成利于传输的串行信号。串行信号经串并行转换模块，将数据经10B/8B解码模块解码还原成原始数据。为了更好实现数据的传输，系统加入了极性偏差RD控制。结果表明，该8B/10B 编解码系统设计方案传输数据稳定，满足设计要求。
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