VerilogHDL 综合性设计
1 时钟安排
选用上升沿触发的单时钟信号,尽量不使用混合触发的时钟信号。因为时钟周期在时序 分析的过程中是关键问题,它还影响到时钟的频率。使用简单的时钟结构利于时钟信号的分 析和保持,避免在时钟信号上添加buffer,还利于得到更好的综合结果。图1给出了上升沿触发的单时钟信号结构。
尽量避免使用门控时钟。时钟门控电路通常与工艺和时序有关,错误的时序关系会导致 错误的时钟和脉冲干扰。时钟的skew 会导致hold time 的混乱。此外,门控时钟 会使设计的可测试性下降。
同时,要避免使用内部的寄生时钟和寄生reset。寄生时钟不能作为扫描链的一部分,所以 会使设计的可测试性下降,综合约束的设计难度提高。只有一些低功耗的设计需要门控时钟, 在顶层模块中注意要把时钟或reset 电路作为分立模块。
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