约束所有时钟（包括你的设计中特有的时钟）对准确的时序分析结果而言是必不可少的。Quartus II TimeQuest Timing Analyzer为各种各样的时钟配置和典型时钟提供许多SDC命令。
这个章节将介绍SDC可用的应用编程接口，以及描述指定的时钟特性。
第7讲：QuartusII 7.2设计入门--华清远见
EDA软件-QuartusII-图形输入法
第十讲 FPGA设计常用IP核-锁相环
第10讲：FPGA设计常用IP核-锁相环
《吃豆人》——基于FPGA和51单片机的小游戏设计
Lesson31：时序分析基础—专辑：《quartus 教学视频》
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FPGA/集成电路 笔试面试题09090003_0
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