在常规FPGA中设计了基于LUT的异步状态保持单元，实现了全局异步局部同步系统的接口电路、时钟暂停电路，进一步完成四相单轨握手协议。基于Quartus软件的逻辑锁定技术，采用Verilog HDL进行行为描述，构建了无冒险C单元库。在Altera CycloneⅡ EP2C35F672C6器件上，完成了GALS系统的时序仿真，证明了四相单轨握手的正确性。
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第10讲：FPGA设计常用IP核-锁相环
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