基于FPGA的16位数据路径的AESIP核.pdf-资料-技术应用-嵌入式开发

基于FPGA的16位数据路径的AESIP核.pdf

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简介：

提出一种基于FPGA 的16 位数据路径的高级加密标准AES IP 核设计方案。该方案采用有限状态机实现，支持密钥扩展、加密和解密。密钥扩展采用非并行密钥扩展，减少了硬件资源的占用。该方案在Cyclone II FPGA 芯片EP2C35F484 上实现，占用20 070 个逻辑单元(少于60%的资源)，系统最高时钟达到100 MHz。与传统的128 位数据路径设计相比，更方便与处理器进行接口。