基 于 Altera 浮 点 IP 核 实 现 浮 点 矩 阵 相 乘 运 算 时 ，由 于 矩 阵 阶 数 的 增 大 ，造 成 消 耗 的 器 件 资 源 虽 增 加 但 系 统 性 能 反 而 下 降 的 问 题 ，针 对 现 有 IP 核 存 在 数 据 加 载 不 连 贯 、存 储 带 宽 不 均 匀 的 不 足 ，提 出 采 用 并 行 化 数 据 存 储 、依 据 查 找 表 加 载 数 据 和 处 理 数 据 的 方 式 对 IP 核 进 行 改 进 。 然 后 将 改 进 的 浮 点 矩 阵 运 算 在 FPGA 中 实 现 ，经 过 Quartus 、Matlab 软 件 联 合 仿 真 并 进 行 结 果 比 对 ，其 误 差 不 超 过万 分 之 一 ，且 节 省 了 器 件 资 源 、提 升 了 系 统 性 能 。 仿 真 结 果 表 明 该 设 计 可 行 ，有 利 于 提 高 诸 多 高 性 能领 域 浮 点 矩 阵 的 运 算 速 度 。