提出一种高吞吐量、低复杂度、可扩展的非正则低密度校验码准并行编码结构及译码结构及其实现方案，该编码结构和译码结构针对不同码长的非正则结构化LDPC码可进行相应扩展．通过对编译码算法，优化编译码结构进行调整，降低了编译码嚣硬件实现中的关键路径迟延，并采用Xilinx公司的Virtex一4VLX80FPGA芯片实现了一个码长10240，码率1/2的非正则结构化LDPC码编码器和译码器。实现结果表明：该编码器信息吞吐量为1．878Gb/s，该译码器在采用18次迭代情况下信息吞吐量可迭223Mb/s。
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