提出了一种节能并可升级的异步FIFO的FPGA实现。此系统结构利用FPGA内自身的资源控制时钟的暂停与恢复，实现了高能效、高工作频率的数据传输。该系统在Xilinx的VC4VSX55芯片中实现，实际可工作于高达100/153.6 MHz的读，写时钟域。本文所提出的结构不依赖于现有的IP核，基于此结构易建立可升级的IP核。
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