基于VHDL的数字频率计的设计与实现.zip
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简介：
介绍一种基于VHDL的采用自顶而下(up to bottom)设计方法实现的数字频率计。该设计方法与传统的设计方法相比,具有外围电路简单,程序修改灵活和调试容易等特点。特别是在设计的初期阶段可以通过软件仿真来预知设计方案的可行性,便于及时的调整设计方案,避免了传统方法中到项目开发的后期才发现方案不妥,从而造成人力、物力的浪费。同时,在本设计中用到的CPLD器件运行稳定可靠,可反复擦写,便于系统的维护与更新。
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