5. 双运放将…
先不给出答案，开始搬运。
因为TI攻城狮的翻译实在是水(kan)平(bu)高(dong)，所以有了这个搬运文，渣CET6水准，别喷。
当两个或更多的运放的特性匹配良好时，有些电路的表现会非常好。那么，在一个双/四运放封装中，它们的特性又匹配得如何呢？嗯哼？<译者：卖萌是求打脸的节奏>
在我们的精密运放E2E论坛(precision amplifier E2E forum)<译者：这货是什么>上出现的最多的要求就是：匹配偏移电压和温度电压漂移。举个栗子，如果你在设计一个仪表运放，匹配运放偏移可能会接近于0(matching op amp offsets would produce a net zero offset)。但是，实际情况呢？
我们来看图1几何布局：
图1<图中文字：这个双运放拥有一个对角线的共质心的输入级，并且布局很均衡。管A和A'，B和B'均平行>
每 个运放都有输入级晶体管，它们必须匹配良好，从而运放才能有较小的偏移电压。我们很撸力地仔细匹配这些晶体管对。图中的这种对角连接方式是一种基本的技术 ——每个晶体管都被分成了两半，A和A'，B和B'，从而这些晶体管对的几何中心可以重合。如今，我们用更精细的工艺来混合布置晶体管。共质心 (common centroid)是其中最常见的技术。
问题来了……<为什么会有问题……我根本看不出来问题>
我们的确在IC的某一侧仔细地匹配了两个共质心的输入级晶体管，剩下的却是随机失配(residual random mismatch)。谁能保证IC另一侧的两个晶体管拥有相同的随机失配？！恐怕答案是不太可能。 其他原因造成的匹配的偏移可能存在，但我们已经尝试着消除了所有系统偏移的源头，所以剩下的偏移很可能都是随机的。很遗憾，但是偏移电压不大可能被很好地匹配。<我感到了淡淡的恶意>
我们在data sheet中一般用如下图的方式来描述：
所以依赖于内部元件匹配的一些参数——即使在双/四运放中也不大可能比单运放匹配得更好。比如说：
然而，对于依赖于内部元件的基本参数的一些参数——在双/四运放中却很可能比单运放匹配得更好。比如说：
老前辈们可能记得早期的双运放的确倾向于更加匹配——就它们特定值的百分比来说( as a percentage of their specified value)。但是这些老器件的表现实在是平平。它们设计简单，没有细致地注意内部元件的匹配，没有今天的这种均衡的设计以及IC布局。
我们得到的结论是：双/四运放仅仅是良好平衡的设计以及IC布局，而在偏移上，并没有做的更好。
所以本题应该选d。
网友1：个人觉得这样的讨论其实是没有意义的，就跟我们来讨论世界上到底有没有两片完全一样的叶子一样，同一个器件的两个通道之间存在差异，那两个独立的器件之间的差异岂不更大，试问在这样的一个前提下，如何才可以保证百万数量级的产品在最终被生产出来后性能一致，假如这样的一致是没有办法保证，那百万数量级的产品最终又是如何生产出来的呢？所以我认为这个就是一个工程师的价值所在，或者说一个优秀工程师的价值所在，通过合理的设计来控制器件的离散性，最终得到一致的性能，而不是依靠器件固有的特性来保证，通常在我的设计中双/四运放对我来说就是4个独立的器件，我认为他们本来就是不一样的，而不是特性接近，个人认为也只有这样考虑，你才有可能从其他的方面来寻找驯服他们的方法，而不是让他们依靠自己的固有特性随意发挥，举个例子：一个四运放器件，从单个来说他们的开环增益有可能是1000,990,1010，1020，接近但是是有差异，但是当我们通过负反馈将他们的每个增益都控制在100的时候，他们的差异还会有多大呢，在不好，那我将他们每个都控制在10的时候，他们的差异还会有多大呢？单个来说他们可能是一群有差异的猛兽，但当我们给他们每一个相同大小的笼子的时候，他们的活动范围就会牢牢的控制在我们的手里，我们可以很方便的通过控制笼子的大小来控制离散性的大小，以达到我们想要的目标，当然你也可能会说，我需要的就是一个增益为1000的运放，那我还可以告诉你，你可以用2级，只需要一级25，一级40就可以达到你想要的目标（或者两级级联，输入到输出一个负反馈），你也可能会告诉我，我就是需要单个的来完成，我就是要他们一致，那我真的只能无话可说了，什么叫合理设计也只能仁者见仁，智者见智了。
网友2：如果楼主了解芯片内部设计的话，就不会得出上述分析。 实际上这些运放内部已经设计了offset cancellation. 这种cancellation之后的残余offset已经不受晶体管matching影响。 从datasheet 0.25mV的数据看，此值很可能是由于cancellation设计还不完美所致，例如clock feedthru, charge injection等因素所致。
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