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深井环境恶劣，要求测井仪器可靠性高、数据处理性能好。介绍了以ADSP-21992芯片为主控芯片的井下 ...
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永不止步步 | 发表时间 2014-06-20
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模块是VeriLog的基本描述单位,用于描述某个设计的功能或结构及其与其他模块通信的外部端口。一个设 ...
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期待 | 发表时间 2015-05-25
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提出了一种基于AVS 标准的高效的运动补偿电路硬件结构, 该设计采用了8 ×8 块级流水线操作, 运 ...
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有感于之前IIC通信中第一次使用veriLog的inout端口，早就想写点什么。有些人可能会认为所谓 ...
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永不止步步 | 发表时间 2015-08-26
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最近这几年在世界各地突然吹起了一股全民写程序的风潮，连美国总统欧巴马都在写JavaScript了，但 ...
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永不止步步 | 发表时间 2014-12-22
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本文讲了FPGA veriLog中的function用法，如下： ...
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晓晓nn | 发表时间 2018-08-11
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1、使用UART前必须启动相应的外设时钟，其主要用到固件库的RCC_APBnPeriphCLockC ...
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畅学电子 | 发表时间 2014-09-04
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众所周知，HLS是Xilinx于几年前推出的一个高级综合工具，可以直接把C/C++代码，转换成可综合 ...
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lotuse | 发表时间 2016-08-16
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Q：什么是SYSTick定时器?
SysTick 是一个24 位的倒计数定时器，当计到0 时，将从 ...
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畅学电子 | 发表时间 2014-09-04
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这几天复习了一下VeriLog的语法知识，就借此写写我对这些东西的想法吧。感觉呢，是和C语言差不 ...
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露水非海 | 发表时间 2016-01-16
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。本文结合NCveriLog，DesignCompile，Astro等ASIC设计所用到的EDA软件 ...
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晓晓nn | 发表时间 2016-11-28
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今天讲解嵌入式工程师必须会的技能：玩转bootLoader，通过学习，你一定收获颇丰，快来学习吧。 ...
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银火虫 | 发表时间 2016-04-18
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当系统中，只有一个程序时，可以直接从起始地址开始运行；但当系统中有两个程序时，例如带bootLoad ...
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永不止步步 | 发表时间 2016-09-26
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现在在cadence中用NC仿真数字电路的时候，遇到了信号强度的问题，就研究了以下。原来veriLo ...
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期待 | 发表时间 2015-04-11
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[转自]Linux压缩打包命令使用方法http://bLog.csdn.net/sanshiqidu ...
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州仔 | 发表时间 2014-06-18
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记得很久以前，用单片机玩数码管的时候，我们用“%”和“/”将一个长长的数字一一分离出来逐个显示在数码 ...
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永不止步步 | 发表时间 2015-06-11
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Handler+Looper+MessageQueue深入详解 ...
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永不止步步 | 发表时间 2014-04-22
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从ARM ELF目标文件主要构成出发，详细介绍了分散加载的基本原理、分散加载文件的语法、分散加载 ...
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郭秀斌 | 发表时间 2014-05-12
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LonWorks技术的应用使得在系统编程的内涵得以更充分的体现。本文在概要介绍ISP以及LonWor ...
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期待 | 发表时间 2015-05-25
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Altium Designer Summer09版本为FPGA可配置通用元件集成库新增了两个内核元件 ...
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期待 | 发表时间 2014-12-26
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