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[ 文章 ] DSP硬件实现的优化(三)—高速大规模FIR或者乘加算法硬件优化思路

在FPGA设计中，乘法器大部分使用的是内嵌的DSP硬核，如果系统需要跑很高的时钟频率的话，此时会视综 ...

by hcay | 发表时间 2014-10-13 |2818次查看
[ 文章 ] FPGA的静态功耗分析与降低技术（二）

FPGA已经被广泛用于实现大规模的数字电路和系统，随着CMOS工艺发展到深亚微米，芯片的静态功耗已成 ...

by hcay | 发表时间 2014-11-01 |1702次查看
[ 文章 ] 数字电路中关键路径的选取

所谓关键路径就是，在电路中频繁调用，而且延迟过长，或者产生意外的几率比较大的线路。 ...

by 永不止步步 | 发表时间 2015-05-30 |1594次查看
[ 文章 ] 基于路径成组分离策略的低功耗FIR 设计

本文提出的方法使得电路层错综在一起的路径按照其不同的时间延迟规则的分离开,关键路径和各种不同延迟的非 ...

by 期待 | 发表时间 2015-05-23 |1281次查看
[ 文章 ] 为FPGA工程师节省十倍开发时间

一般来说，解决时序问题的方式无非是修改设计源代码，并手动进行优化。这看起来虽然可行，事实上并不高效， ...

by Dabing | 发表时间 2015-02-05 |1076次查看