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1、状态机的问题，尽量不要写出太大的状态机，宁愿用一些小型的状态机来相互关联。
2、推荐大家使用timequest来做时序约束，好处是，它可能对你的时序约束和你的设计对照做分析，...
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银火虫 |发表时间 2016-06-12
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在芯片的研发环节，FPGA 验证是其中的重要的组成部分，如何有效的利用 FPGA 的资源，管脚分配也是必须考虑的一个重要问题。一般较好的方法是在综合过程中通过时序的一些约束让对应的...
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银火虫 |发表时间 2016-06-17
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0 引言
在数字系统的设计中，FPGA+ARM 的系统架构得到了越来越广泛的应用，FPGA 主要实现高速数据的处理;ARM 主...
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银火虫 |发表时间 2016-06-18
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1) QuartusII对代码进行时序仿真时出现Error: Can't continue timing simulation because delay annotation i...
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银火虫 |发表时间 2016-06-23
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FPGA是一种可编程的硅芯片，DSP是数字信号处理，当系统设计人员在项目的架构设计阶段就面临到底采用FPGA还是DSP的重要问题。本文将首先分别介绍FPGA和DSP的特点，然后再从...
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一．在quartus中新建工程后，点击工具栏里的Tools，在下拉菜单中选取Options，弹出对话框，在对话框里选择EDA Tool Options，然后在右侧的Modelsim...
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一、关于多采样率数字滤波器
很明显从字面意思上可以理解，多采样率嘛，就是有多个采样率呗。前面所说的FIR，IIR滤波器都是只有一个采样频率，是固定不变的采样率，然而有些情况下需要...
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关于阻塞：计算RHS并更新LHS，此时不能允许有来自任何其他Verilog语句的干扰。 所谓阻塞的概念是指在同一个always块中，其后面的赋值语句从概念上（即使不设定延迟）是在前...
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如图2.34所示，围绕FPGA器件设计的核心板，它的诱人之处在于引出的3个32PIN插座。这3组可扩展的接口，可以连接各种各样的外设子板，可以作为一个电子爱好者无限DIY的平台。针...
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1. wire与reg之外的数据类型不要在verilog代码中出现。
2. assign(组合逻辑)与always之外的语句不要在verilog代码中出现。
3. 一个modu...
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舵机
一个常见的舵机有三个连接线。
黑色：电源地
红色：电源（5伏直流）
白色：控制引脚（PWM）
PWM控制舵机位置。伺服系统每20毫秒要有一个脉冲，以便获得正确的角度...
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在IC工业中有许多不同的领域，IC设计者的特征也会有些不同。在A领域的一个好的IC设计者也许会花很长时间去熟悉B领域的知识。在...
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与手动布线相比，自动布线的主要优势在于速度。但是，纯自动布线也有问题。时间证明，对于成功布线环境而言，用户控制、质量和性能都是必需的。大多数自动布线器都非常快速，但若质量不好，结果...
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看到一片关于AD转换设计中的基本问题整理博文，特地转载过来和大家共分享。
了解数据转换器错误及参数
1.如何选择高速模数转换之前的信号调理器件;如何解决多路模数转换的同步问题?...
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文章将从分析现代智能高速电子系统中电路板存在电磁干扰的原因，总结出在PCB设计时应考虑的减小电磁干扰的措施与原则。
1 电路板存在电磁干扰的原因
在由开关电源和微处理器构成的高...
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电路开发设计需要学习的软件有哪些?电路设计软件指的是电路图绘制、优化、测试、仿真类软件。在国内，开发使用做多的电路设计软件如下：prote...
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一：基本步骤与线宽:地线>电源线>重要的信号线>....（有关层的概念）
1000mils=25。4毫米=2。54厘米1毫米=39。37mils
VIA不要与...
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win7_64位的环境中，OrCAD原理图利用虚拟打印成打成PDF格式时，会惊奇的发现如下的情景：
解决上述问题的办法为：Options->Preferences
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(1) 在元器件的布局方面，应该把相互有关的元件尽量放得靠近一些，例如，时钟发生器、晶振、CPU的时钟输入端都易产生噪声，在放置的时候应把它们靠近些。对于那些易产生噪声的器件、小电...
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安装QuartusII6.0软件
PC机系统配置要求:
1. CPU在奔腾II400MH以上,内存在512M以上；
2. 大于1GB的安装空间；
3. Win2000或Wi...
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