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本来想着把GTX后面两篇博文找时间写了，但是最近实在是忙，一直在搭图像处理的AXI框架和整FPGA-DSP双平台的板子，下面先和大家分享一下调试心得。
最近调试一块新的Artix...
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板子上因为IO口不够用，采用了一个I2C转8路GPIO的芯片PCF8574（tssop20），控制Darlington管MC1413，驱动后端的7个Relay。
控制逻辑简图：
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最近有个FPGA+DSP架构的项目，安装了DSP的开发环境CCS，这里介绍下CCS的使用方法。说明：开发TMS320C6678，建议使用CCS5.0以上版本，以下介绍基于CCS5....
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目前市场上FPGA型号种类越来越多，价格也相差很大，一个项目选择的FPGA是不是合适，不仅影响到项目成本，甚至有时候可以决定项目的成败。那么如何在项目初期进行FPGA选择呢？我们需...
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问题如下：
我用DM642接FLASH芯片Am29LV033C用于BOOT，系统没有用FPGA。因为DM642地址线不够，考虑FLASH高三位地址用DSP的IO来扩，好像只有GP...
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ISP（In-System Programmable;在线编程）。ISP笼统的说就是在线编程,把单片机焊到电路板上,如果发现程序哪里有不合适的地方,可以直接通过pC进行编程,而不用...
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问题如下：
我用DM642接FLASH芯片Am29LV033C用于BOOT，系统没有用FPGA。因为DM642地址线不够，考虑FLASH高三位地址用DSP的IO来扩，好像只有GP...
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这段时间去面试了几家公司，发现比较大的公司相对于重视基础问题。这里边又有几个问题特别的突出。他们是：同步时钟设计、亚稳态、异步FIFO。可以说，这些个问题要是弄清楚了，就至少满足了...
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在使用ChipsCope来查看输入时钟时，如果输入时钟是ChipsCope的采样时钟，那么这个时钟线将显示不了高低变化的电平。因为要看的时钟和采样的时钟同步，采样时钟高，输入时钟高...
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随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵，而且操作比较复杂。目前，FPGA芯片的两大供应商都为自己的FPGA芯片提供...
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ISE verilog 综合错误提示：ERROR:Xst:880 - "Johnson_sourCe.v" line 45: Cannot mix bloCking and non...
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背景：Xilinx公司的FPGA ，ISE 13.4 开发环境， verilog HDL语言
问题描述：检查语法没有错误，用modelsim仿真也可以，但...
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• 信号可以分为端口信号和内部信号。出现在端口列表中的信号是端口信号，其它的信号为内部信号。
• &n...
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一：generateVerilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，...
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(一)Quartus警告解析 1.Found CloCk-sensitive Change during aCtiveCloCk edge at time<tim...
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Error: SpeCified liCense is not valid forthis maChine
Quartus II 软件没有破解好,重新破解试...
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module datainput(DVAL,LVAL,FVAL,in,Clk_m,Y_data,C_data);
input LV...
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NIOS II 运行应用程序Run as ->Nios II Hardware时出现错误：
No Nios II target ConneCtion paths were ...
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NiosII 下载程序过程中出现以下提示信息：
Using Cable "USB-Blaster [USB0]", deviCe ...
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任务、函数的定义和调用都包括在一个module的内部，他们一般用于行为级建模，在编写TestbenCh时用的较多，而在写可综合的代码时要少用。
funCtion的定义：
fun...
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