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[ 话题 ] FPGA的跨时钟域信号处理

图1是一个跨时钟域的异步通信实例，发送域和接收域的时钟分别是clk_a和clk_b。这两个时钟频率不同，并且存在一定的相位差。对于接收时钟域而言，来自发送时钟域的信号data_a2...

来自 51讨论交流|by 粽子糖果 |发表时间 2016-10-14 |0个回复
[ 话题 ] Verilog中generate的用法

一：generateVerilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-03-23 |0个回复
[ 话题 ] verilog语言定义的“寄存器”是否被优化掉的实验

一背景最近在拿FPGA测试ISA总线的时序，同时ISA总线的master是用研华工控机pcm3362。工控机跑的UBUNTU系统，所以总体是在测试Linux环境下，驱动程序通...

来自 FPGA讨论组|by 永不止步步 |发表时间 2017-04-05 |0个回复
[ 话题 ] 电子工程师面试题整理

汉王笔试下面是一些基本的数字电路知识问题，请简要回答之。a) 什么是Setup 和Holdup时间？ Setup/hold time是测试芯片对输入信号和时钟信号之间的时间要求...

来自面试考题及资料汇总|by 永不止步步 |发表时间 2015-04-22 |0个回复